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公开(公告)号：CN114512490B
公开(公告)日：2024-12-10
申请号：CN202210014991.3
申请日：2022-01-07
Applicant: 长江先进存储产业创新中心有限责任公司
Inventor： 刘峻
Abstract: 本发明实施例提供了一种存储器及存储器的制备方法，其中，所述存储器包括：第一半导体结构，所述第一半导体结构至少包括三维NAND阵列及阵列存取电路，所述阵列存取电路至少包括字线驱动器及页缓冲器；第二半导体结构，所述第二半导体结构至少包括外围电路；线路板，所述线路板至少包括电连接的第一连接触点和第二连接触点；其中，所述第一半导体结构固定于所述线路板的所述第一连接触点上，所述第二半导体结构固定于所述线路板的所述第二连接触点上。
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公开(公告)号：CN113223973B
公开(公告)日：2024-08-02
申请号：CN202110492148.1
申请日：2021-05-06
Applicant: 长江先进存储产业创新中心有限责任公司
Inventor： 刘峻
Abstract: 本发明提供了一种半导体器件及其制备方法，该制备方法包括：在存储晶圆上形成存储功能层以及第一键合层，存储功能层包括驱动电路、控制电路以及读写存储阵列，在扩容晶圆上形成扩容存储阵列以及第二键合层，将扩容晶圆翻转，并通过第一键合层及第二键合层将存储晶圆和扩容晶圆进行键合，驱动电路包括用于驱动读写存储阵列的读写驱动电路和用于驱动扩容存储阵列的扩容驱动电路，由于控制电路可同时控制读写驱动电路以及扩容驱动电路，从而有效地解决了因不同存储阵列的驱动电路由不同的控制电路控制，而导致不同存储阵列之间的数据通信较为缓慢的问题，同时，由于读写存储阵列与读写驱动电路形成于同一晶圆上，从而可以更快地对数据进行保存。
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公开(公告)号：CN118339647A
公开(公告)日：2024-07-12
申请号：CN202280005288.4
申请日：2022-11-11
Applicant: 长江先进存储产业创新中心有限责任公司
Inventor： 刘峻
IPC: H01L21/768
Abstract: 本文公开了一种3D PCM架构，其具有3D PCM阵列，并且字线和位线位于第一管芯上，字线解码器位于第二管芯上，并且第一管芯和第二管芯以面对面布置彼此混合键合。通过从第一管芯去除字线解码器并在第二管芯上实施字线解码器，可以重新布置3D PCM阵列的布局，以便增加3DPCM阵列的位密度。通过使原本由字线解码器以及该解码器和阵列中的字线之间的触点所占用的管芯面积变得可用，3D PCM阵列可以移动得更靠近彼此，同时仍然在第一管芯上的阵列中的字线和第二管芯上的字线解码器电路系统的输出端子之间提供电路径。
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公开(公告)号：CN113594200B
公开(公告)日：2024-06-28
申请号：CN202110765596.4
申请日：2021-07-07
Applicant: 长江先进存储产业创新中心有限责任公司
Inventor： 刘峻
IPC: H10B63/10
Abstract: 本公开实施例公开了一种相变存储器及其制作方法，包括：由下至上依次形成层叠设置的第一导电层、第一电极层、第一功能层、第二电极层和第一牺牲层；形成贯穿第一导电层、第一电极层、第一功能层、第二电极层和第一牺牲层的第一隔离结构；其中，第一隔离结构沿第一方向延伸；形成贯穿第一牺牲条、第二电极条、第一功能条、第一电极条的第二隔离结构，第二隔离结构沿垂直于第一方向的第二方向延伸；去除第一牺牲块，形成第一沟槽；在第一沟槽中形成第二功能层；在第二功能层上依次形成层叠设置的第三电极层和第二导电层。
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公开(公告)号：CN111758171B
公开(公告)日：2024-04-05
申请号：CN202080001056.2
申请日：2020-05-12
Applicant: 长江先进存储产业创新中心有限责任公司
Inventor： 刘峻
Abstract: 一种三维存储器包括在深度方向上堆叠的存储单元层。底部单元层包括底部单元阵列块，顶部单元层包括在垂直方向上与底部单元阵列块对齐的顶部单元阵列块，并且至少一个中间单元层包括在垂直方向上与底部单元阵列块偏移的中间单元阵列块。该存储器包括多条位线和多条位线触点，其中底部单元位线触点连接到底部单元位线，顶部单元位线触点连接到顶部单元位线和底部单元位线，而中间单元位线触点连接到中间单元位线，并位于底部单元阵列块之间的空间中。
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Patent Agency Ranking
公开(公告)号：CN112106201B
公开(公告)日：2024-01-16
申请号：CN202080001881.2
申请日：2020-08-13
Applicant: 长江先进存储产业创新中心有限责任公司
Inventor： 刘峻
Abstract: 一种三维交叉点存储堆叠包括多个纵向延伸的垂直柱，所述柱包括与电介质层垂直交替的金属层，所述金属层提供字线。该架构还包括沿柱的横向侧面垂直延伸的位线。纵向方向垂直于垂直方向，并且横向方向垂直于垂直方向和纵向方向。
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公开(公告)号：CN112041997B
公开(公告)日：2024-01-12
申请号：CN202080001721.8
申请日：2020-07-27
Applicant: 长江先进存储产业创新中心有限责任公司
Inventor： 刘峻
Abstract: 一种三维存储架构包括存储单元的顶部单元阵列、存储单元的底部单元阵列、耦合到所述阵列的多条字线和位线。所述存储单元是相变存储器(PCM)单元，相变存储器(PCM)单元在纵向方向(X方向)和横向方向(Y方向)两者上的线/间隔图案化期间通过湿法或干法工艺被修改为在这两个方向上减小单元大小。更小的PCM单元尺寸和截面面积导致了对该单元编程所需的电流更小。相邻存储单元之间的更大距离导致了更少的热串扰。具有比选择器尺寸更小的PCM单元尺寸允许在电阻式切换存储元件中的电流选择器(又称为电流限制器或者电流导引元件)中的电流密度要求更小。
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公开(公告)号：CN112470274B
公开(公告)日：2023-10-10
申请号：CN202080003086.7
申请日：2020-10-23
Applicant: 长江先进存储产业创新中心有限责任公司
Inventor： 刘峻
Abstract: 一种三维存储架构，所述三维存储架构包括存储单元的顶部单元阵列、存储单元的底部单元阵列、耦合到阵列的多条字线、以及耦合到字线并且可操作以选择性地激活字线的多个字线解码器。多个字线解码器从底部单元阵列的第一边缘和从底部单元阵列的第二边缘延伸，第二边缘与第一边缘是相对的，其中，多个字线解码器包括字线解码器的第一部分和字线解码器的第二部分，并且其中，字线解码器的第一部分相对于字线解码器的第二部分沿平行于、或基本平行于第一边缘和第二边缘的方向移动。
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公开(公告)号：CN116828972A
公开(公告)日：2023-09-29
申请号：CN202310863863.0
申请日：2023-07-13
Applicant: 长江先进存储产业创新中心有限责任公司
Abstract: 本申请实施例公开一种相变存储器、制作方法及存储器系统。其中，相变存储器包括第一导电线、第二导电线及第一导电线和第二导电线之间的第一相变存储单元；第一导电线和第二导电线平行于同一平面且相互垂直；第一相变存储单元与第一导电线和第二导电线均垂直并且第一相变存储单元包括：依次层叠的第一电极层、第一选通层、第二电极层、第一相变存储层、第三电极层；第一相变存储单元还包括以下至少之一：层叠在第一电极层前的第一漏电势垒层、层叠在第二电极层与第一相变存储层之间的第二漏电势垒层及层叠在第三电极层后的第三漏电势垒层；第一漏电势垒层、第二漏电势垒层及第三漏电势垒层用于降低第一选通层被开启时形成的瞬态涌入电流。
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公开(公告)号：CN112928136B
公开(公告)日：2023-07-04
申请号：CN202110126171.9
申请日：2021-01-29
Applicant: 长江先进存储产业创新中心有限责任公司
Inventor： 刘峻
Abstract: 本发明实施例提供了一种中央处理器(CPU)及其制造方法。其中，所述CPU包括：第一半导体结构，所述第一半导体结构包括至少一个内核、与所述内核信号连接的第一级至第N‑1级缓存器、以及包含有第一导电触点的第一键合层；其中，所述N等于三或四；第二半导体结构，所述第二半导体结构包括第N级缓存器和包含有第二导电触点的第二键合层；所述第N级缓存器包括三维相变存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；键合结合层，位于所述第一半导体结构和所述第二半导体结构之间；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。
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