公开(公告)号：KR100296706B1

公开(公告)日：2001-08-07

申请号：KR1019970064806

申请日：1997-11-29

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  김일호 ,  염병렬 ,  이태우 ,  박성호

IPC: H01L29/737

Abstract: PURPOSE: A method for fabricating a hetero-junction bipolar transistor of an upper emitter structure is provided to reduce a parasitic base-collector junction capacitance by using an undoped compound semiconductor layer on an extrinsic collector region. CONSTITUTION: A sub-collector layer(202) and an undopped chemical semiconductor epitaxial layer(203) are formed on a chemical compound semiconductor substrate(201). An insulating layer is formed on a wholes surface of the substrate(201). A collector layer(205) is grown on the whole surface of the substrate(201). A collector epitaxial layer is formed by removing a collector epitaxial layer. A base layer(207), an emitter layer(208), and an emitter cap layer(209) are formed sequentially on the collector layer(203) and the collector epitaxial layer. The insulating layer, the emitter cap layer(209), and the emitter layer(208) are etched. An emitter electrode(211), a base electrode(212), and a collector electrode(213) are formed by selected portions of the sub-collector layer(202), the base layer(207), and the emitter cap layer(209).

公开(公告)号：KR100275539B1

公开(公告)日：2000-12-15

申请号：KR1019970051813

申请日：1997-10-09

Applicant: 한국전자통신연구원

Inventor： 염병렬 ,  한태현 ,  조덕호 ,  이수민

IPC: H01L29/70

Abstract: PURPOSE: A self-aligned bipolar transistor device and a method for manufacturing the same are provided to increase an operating speed of a device by reducing a component of a parasitic resistance. CONSTITUTION: A conductive buried collector(2) is formed locally on a semiconductor substrate(1). The first insulating layer, the second insulating layer, and a conductive base thin film(12,12a) are laminated sequentially on the conductive buried collector(2). The conductive buried collector(2) is exposed from a device active region defined on the conductive buried collector(2). A single crystal semiconductor field thin film is formed on a field region. The first insulating layer is formed at the first insulating layer, the second insulating layer, and a sidewall of the conductive base electrode thin film(11). A signal crystal collector thin film is formed on the exposed buried collector(2). A conductive base thin film is formed on the conductive base electrode thin film(11). The third insulating layer and the fourth insulating layer are formed on the conductive base electrode thin film(11). The third insulating layer and the fourth insulating layer are patterned. A conductive emitter thin film(15) is formed on the exposed base thin film(12,12a). The fifth insulating layer is applied thereon.

Abstract translation: 目的：提供自对准双极晶体管器件及其制造方法，以通过减小寄生电阻的分量来提高器件的工作速度。 构成：在半导体衬底（1）上局部形成导电性埋地集电体（2）。 第一绝缘层，第二绝缘层和导电基底薄膜（12,12a）依次层叠在导电性埋地集电体（2）上。 导电性埋地集电体（2）从限定在导电性埋地集电体（2）上的器件有源区域露出。 在场区域上形成单晶半导体场薄膜。 第一绝缘层形成在第一绝缘层，第二绝缘层和导电基极电极薄膜（11）的侧壁上。 在暴露的埋地集电体（2）上形成信号晶体集电极薄膜。 导电性基底薄膜形成在导电性基底电极薄膜（11）上。 第三绝缘层和第四绝缘层形成在导电性基底电极薄膜（11）上。 图案化第三绝缘层和第四绝缘层。 在暴露的基底薄膜（12,12a）上形成导电发射体薄膜（15）。 第五绝缘层被施加在其上。

公开(公告)号：KR1019990050437A

公开(公告)日：1999-07-05

申请号：KR1019970069556

申请日：1997-12-17

Applicant: 한국전자통신연구원

Inventor： 박성호 ,  이태우 ,  박문평 ,  김일호 ,  염병렬

IPC: H01L29/737

Abstract: 이종접합 쌍극자 트랜지스터(HBT)의 제작에 있어서, 소자성능에 결정적인 영향을 미치는 오믹접촉을 효율적으로 형성시킬 수 있는 개선된 오믹 접촉 형성방법이 개시된다. 본 발명은 반절연성 화합물 반도체 기판상에 HBT 에피기판을 제작하는 제1 과정과, HBT를 제작하는 중에 오믹 접촉 형성을 위해 에미터, 베이스, 컬렉터 영역을 각각 정의하는 제2 과정과, 상기 공정을 통하여 정의된 에미터, 베이스, 컬렉터 영역 상에 다층 구조의 오믹 접촉 전극을 동시에 형성하는 제3 과정, 및 소자간 분리를 하고, 유전체 절연막과 패드를 형성시키는 제4 과정을 구비함으로써, 화합물반도체로 이루어지는 HBT의 제작시에 고온에서도 낮은 저항의 안정된 특성을 갖는 새로운 구성의 오믹전극을 에미터, 베이스, 컬렉터에 동시에 형성시켜 공정 효율을 향상시키고 이에 따라 제작단가의 절감 및 응용회로의 성능 향상을 도모한다.

公开(公告)号：KR1019990026266A

公开(公告)日：1999-04-15

申请号：KR1019970048320

申请日：1997-09-23

Applicant: 한국전자통신연구원

Inventor： 조덕호 ,  이수민 ,  염병렬 ,  한태현

IPC: H01L29/70

Abstract: 본 발명은 초자기정렬 쌍극자 트랜지스터 장치 및 그 제조방법에 관한 것으로서, 소자격리 및 국부열산화막을 이용한 컬렉터-베이스 격리 공정 등을 제거하여 소자를 보다 더 고집적화시키고, 규소산화막 및 다결정 규소박막을 기계화학적 연마공정을 이용하여 공정을 보다 더 간단화하며, 규소산화막상에 일부 노출된 소자 활성영역 위에 규소/규소게르마늄결정박막을 성장시 박막의 두께 및 불순물 등의 불균일성이 발생하는 문제를 규소/규소게르마늄 이종접합 베이스 박막을 실리콘 기판상에서 성장되도록 함으로써, 소자공정의 신뢰성이 향상되고, 베이스 및 에미터 전극용 다결정 규소 증착시 인시튜로 불순물을 도핑시켜 불순물농도를 증가시키며 그 위에 금속실리사이드 박막을 형성시켜 전극의 기생저항 성분을 최소화시켜 소자의 속도를 개� ��하는 효과를 가진다.

公开(公告)号：KR100137574B1

公开(公告)日：1998-06-01

申请号：KR1019940033483

申请日：1994-12-09

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 염병렬 ,  한태현 ,  이수민 ,  조덕호 ,  이성현 ,  강진영

IPC: H01L21/328

Abstract: 본 발명은 고속정보처리 및 저전력을 요하는 컴퓨터용 디지탈집적회로와 고주파 대역의 통신기기 및 정보처리시스템 유용한 초자기정렬 수직구조 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다.
본 발명은 간단한 사진식각공정(photolithograph)을 이용하여 활성영역을 격리함으로써 집적도 저하 및 소자성능 열화의 요인인 트렌치 격리(trench isolation) 공정을 배제하였으며, 에미터, 베이스 및 컬렉터 영역을 수직구조로 초자기정렬함으로써, 상하향동작모드가 가능하다.
또한, 사진식각에 의해 패터닝된 다수의 박막들을 이용하여 기판과 배선전극간의 절연막 두께를 임의로 조절할 수 있다.
그 결과, 집적도를 개선하고, 기생용량을 현저하게 줄일 수 있으며, 제작공정을 크게 단순화시켜 공정의 재현성과 생산성을 증가시킬 수 있다.

公开(公告)号：KR100137571B1

公开(公告)日：1998-06-01

申请号：KR1019940033902

申请日：1994-12-13

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이성현 ,  조덕호 ,  한태현 ,  이수민 ,  염병렬 ,  강진영

IPC: H01L21/328

Abstract: 본 발명은 에미터가 콜렉터보다 아래에 있는 쌍극자 트랜지스터에서 선택적 결정성장방법으로 베이스층을 형성하여 자기정렬 구조를 만들고, 에미터층으로서 규소다결정막을 증착하고 순차적으로 금속성 박막층을 증착하여 기계화 연마로 평탄화 시킨후, 기판에 직접 접합(direct bonding)시켜 에미터-베이스 접합면적을 최소화하고 얕은 접합계면을 형성시켜 전류이득 극대화를 이루며 베이스 전달시간이 감소하고 에미터 접합층의 측면저항을 최소화시킴으로써 고속 및 고주파 특성 등의 트랜지스터 성능 향상을 얻을 수 있다.

公开(公告)号：KR100128037B1

公开(公告)日：1998-04-02

申请号：KR1019930026312

申请日：1993-12-03

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이수민 ,  염병렬 ,  이성현 ,  권오준

IPC: H01L27/08

Abstract: A fabrication method of homo-junction and hetero-junction bipolar transistor is provided to simplify the process and decrease base parasitic resistance. The method comprises the steps of: isolating an inactive region by forming field oxide(53) after forming n+-silicon layer(50) and n_-silicon layer(51) used for collector; forming a base electrode by depositing and etching a base thin film(56); forming side-wall spacer(62) for isolating the base electrode; forming an emitter thin film(63); and forming a metal wire(65) by etching insulating layers(61,64). Thereby, it is possible to simplify the process and decrease base parasitic resistance using bipolar transistor having homo-junction and hetero-junction.

Abstract translation: 提供了同联结和异质结双极晶体管的制造方法，以简化工艺并降低基极寄生电阻。 该方法包括以下步骤：在形成用于收集器的n + - 硅层（50）和n_硅层（51）之后，通过形成场氧化物（53）来分离非活性区域; 通过沉积和蚀刻基底薄膜（56）形成基极; 形成用于隔离所述基极的侧壁间隔物（62） 形成发射极薄膜（63）; 以及通过蚀刻绝缘层形成金属线（65）（61,64）。 因此，可以使用具有同相和异质结的双极晶体管简化工艺并降低基极寄生电阻。

公开(公告)号：KR1019970056556A

公开(公告)日：1997-07-31

申请号：KR1019950052692

申请日：1995-12-20

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이수민 ,  한태현 ,  조덕호 ,  염병렬 ,  편광의

IPC: H04M1/24

Abstract: 본 발명은 전화망을 공용하는 다른 이용자에게 누화나 과부하 등의 영향을 주지 않기 위해서 전화망에 접속하여 사용하는 단말장치의 통화이외의 송출전력 레벨을 측정하는 장치에 관한 것으로, 평균레벨 및 최대레벨 측정을 위한 적분시간을 임의의 시간과 고정된 시간으로 나누어서 정하는 클럭주파수 선택부와 타이밍 발생회로; 상기 타이밍 발생회로에서 발생된 시간의 정수배로 적분 시작 시간을 계속 지연시켜 가면서 상기 적분시간동안 제곱화된 신호를 병렬 적분 처리하는 N개 병렬 적분기; 상기 N개 병렬 적분기를 통해 출력된 적분값을 시간축 상에 나란히 배열하는 아날로그 멀티 플렉서; 및 상기 아날로그 멀티플렉서에 의해 처리된 신호에서 가장 큰 레벨값을 갖는 신호 성분을 검출하는 첨두치 검출회로로 포함하는 것을 특징으로 하여, 종래의 송출전력레벨 측정장치에 비해 오차를 크게 줄일 수 있는 효과가 있다.

公开(公告)号：KR1019970054345A

公开(公告)日：1997-07-31

申请号：KR1019950052694

申请日：1995-12-20

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 염병렬 ,  조덕호 ,  한태현 ,  이수민 ,  편광의

IPC: H01L29/70

Abstract: 본 발명은 선택적 컬렉터 박막 성장을 이용한 초자기정렬 바이폴러 트랜지스터와 그 제조방법에 관한 것으로서, 그 특징은 바이폴러 트랜지스터의 제조방법에 있어서, 반도체 기판에 전도성 매몰 컬렉터를 형성시키는 제1과정과, 절연막과 베이스 전극용 전도성 반도체 박막을 패터닝하는 제2과정과, 측면부분에 절연막을 형성시키는 제3과정과, 정의된 활성영역에만 컬렉터용 전도성 반도체 박막을 증착시키는 제4과정과, 다중층 구조의 베이스용 전도성 반도체 소정개수의 층의 박막을 증착시키는 제5과정과, 베이스 전극을 증착시키고 패터닝시키는 제6과정과, 측면 절연막을 형성시키는 제7과정 및 에미터용 전도성 반도체 박막과 에미터 전극용 전도성 반도체 박막을 자기정렬시켜 증착시키는 제8과정을 포함하여, 초자기정렬 상하 양방향 동작성 직구조를 갖게하는 데에 있으므로, 본 발명은 바이폴러 트랜지스터의 동작속도를 규소/규소 게르마늄 이종접합의 박막 구조를 사용하여 증가시키는 동시에 소자의 기생용량 및 기생저항을 최소화하고 더 나아가 소자크기를 감소시킴으로써 고속화 고잡적화 그리고 저전력화를 이룰 수 있으며, 고속소자인 경우에 컬렉터의 두께가 작아짐에 따라 커렉터－베이스 컬렉터－에미터 항복전압의 감소효과를 최소화하며, 공정을 간단화함으로써 공정수가 줄어들어 소자의 생산성 향상을 도모할 수 있다는 데에 그 효과가 있다.

公开(公告)号：KR1019970054344A

公开(公告)日：1997-07-31

申请号：KR1019950052693

申请日：1995-12-20

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 염병렬 ,  조덕호 ,  한태현 ,  이수민 ,  편광의

IPC: H01L29/70

Abstract: 본 발명은 폴리사이드 베이스 전극과 선택적 박막 성장법을 사용한 초자기정렬 바이폴러 트랜지스터 장치 및 제조방법에 관한 것으로서, 그 특징은 바이폴러 트랜지스터의 제조방법에 있어서, 반도체 기판에 전도성 매몰 컬렉트를 형성시키는 제1과정과, 절연막과 베이스 전극용 전도성 반도체 박막을 패터닝하는 제2과정과, 정의된 활성영역에만 컬렉터용 전도성 반도체 박막을 증착시키는 제3과정과, 측면부분에 전도성 반도체 박막을 형성시키는 제4과정과, 다중층 구조의 베이스용 전도성 반도체 소정개수의 층의 박막을 증착시키는 제5과정과, 베이스 전극을 증착시키고 패터닝시키는 제6과정과, 측면 절연막을 형성시키는 제7과정 및 에미터용 전도성 반도체 박막과 에미터 전극용 전도성 반도체 박막을 자기정렬시켜 증착시키는 제8과정을 포함하 여, 초자기정렬 상하 양방향 동작성 수직 구조를 갖게 하는 데에 있으므로, 본 발명은 바이폴러 트랜지스터의 동작속도를 이종접합의 박막 구조를 사용하여 증가시키는 동시에 소자의 기생용량 및 기생저항을 최소화하고 더 나아가 소자크기를 감소시킴으로써 보다 더 고속화 고잡적화 그리고 저전력화를 이룰 수 있으며, 공정을 간단화함으로써 공정수가 줄어들어 소자의 생산성향상을 도모할 수 있다는 데에 그 효과가 있다.