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    Method and test environment for testing an integrated circuit
    1.
    发明专利
    Method and test environment for testing an integrated circuit 未知

    公开(公告)号：GB2514402A

    公开(公告)日：2014-11-26

    申请号：GB201309302

    申请日：2013-05-23

    Applicant: IBM

    Inventor： AKDEMIR BIROL ,  MARQUARDT OLIVER ,  GENTNER THOMAS

    IPC: G01R31/3181 ,  G01R31/317

    Abstract: An integrated circuit (IC) 5 is tested in a test environment 1 using a virtual test engine 70 and an integrated circuit tester 20 to perform functional and non-functional tests. In a functional test mode, test commands are sent to the integrated circuit tester 20 which creates and applies test patterns as stimulus data to the IC, receives and analyzes response data from the IC, and transmits test results including the response data to the virtual test engine 70 for further analyzing. If failure is detected during the functional test, a non-functional test mode is entered and a serial bit stream is shifted out of the IC. The integrated circuit tester 20 transmits the serial bit stream as an error bit stream to the virtual test engine 70 for further analyzing. The virtual test engine creates and transmits further functional and/or non-functional test commands to the integrated circuit tester based on the test results and/or the error bit stream.

    SRAM memory array scan chain testing
    2.
    发明专利
    SRAM memory array scan chain testing 未知

    公开(公告)号：GB2465036A

    公开(公告)日：2010-05-12

    申请号：GB0904156

    申请日：2009-03-11

    Applicant: IBM

    Inventor： GENTNER THOMAS

    IPC: G11C29/26 ,  G01R31/3185

    Abstract: Serialized data is inputted into the memory arrays via a single scan in pin and data is read from the memory arrays via a single-pin access point for debug processes. A logical sequence of the arrays 20, 24, 28 is built up and a connection is made between the output register 18 scan-out pin of a current array 20 with the output register 18 scan-in pin of a subsequent array 24 which allows data to be transferred from the scan in pin through the memory arrays and their input and output registers to the scan out pin. A concatenated scan bit chain 31 is obtained from the output registers 18 of the arrays 20, 24, 28 thus generating a seamless packed scan chain 31. A single scan chain for memory arrays with different sizes is built up.

    HARDWAREGESTEUERTE ON-CHIP-FENSTERABTASTUNG
    3.
    发明专利
    HARDWAREGESTEUERTE ON-CHIP-FENSTERABTASTUNG 未知

    公开(公告)号：DE112018002017T5

    公开(公告)日：2020-01-23

    申请号：DE112018002017

    申请日：2018-06-14

    Applicant: IBM

    Inventor： TORREITER OTTO ANDREAS ,  RODKO DANIEL ,  SCHMIDT HAGEN ,  GENTNER THOMAS

    IPC: G01R31/3177

    Abstract: Eine auf Hardware beruhende Steuereinheit aktiviert ein System für eine Menge von Taktzyklen und aktiviert selektiv einen Aspekt des Systems für eine Teilmenge der Menge von Taktzyklen. Die Steuereinheit beinhaltet eine Taktzyklusauswahlschaltung zur Ausgabe eines Testauswahlsignals, das die Teilmenge der Menge von Taktzyklen angibt, während derer der Aspekt des Systems aktiviert werden soll, und eine Teststartschaltung zum Empfang des Testauswahlsignals und zur Ausgabe eines Testsignals zum System, um das System für die Menge von Taktzyklen zu aktivieren. Die Steuereinheit beinhaltet außerdem ein UND-Gatter zur Ausgabe eines verknüpften Signals, um auf der Grundlage des Testauswahlsignals den Aspekt des Systems für die Teilmenge der Menge von Taktzyklen zu aktivieren.

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