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公开(公告)号：DE112023000569T5
公开(公告)日：2024-12-19
申请号：DE112023000569
申请日：2023-03-21
Applicant: IBM
Inventor： SCHELM KERSTIN , LEBER PETRA , PAYER STEFAN , LICHTENAU CEDRIC , KLEIN MICHAEL
IPC: H03M7/12
Abstract: Reduzierte Logikumwandlung von binären Ganzzahlen in binär codierte Dezimalzahlen, enthaltend: Erzeugen eines Zwischenwerts, der alle in einem Zwischenformat codierten Nullziffern aufweist, aus einer binären Ganzzahl-Eingabe; bis jedes Bit der binären Ganzzahl-Eingabe in den Zwischenwert hineingeschoben wurde; Schieben eines Bits der binären Ganzzahl-Eingabe in den Zwischenwert; Verdoppeln des Zwischenwerts; Umwandeln des Zwischenwerts in eine binär codierte Dezimalwert-Ausgabe; und wobei das Zwischenformat für jede Ziffer des Zwischenwerts eine Mehrzahl von Bits aufweist, die einer Mehrzahl von geradzahligen Gewichtungen entsprechen, wobei ein erstes Bit einer Gewichtung Eins entspricht und ein zweites Bit einem inversen Wert der Gewichtung Eins entspricht.
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2.发明专利
公开(公告)号：DE112018000138T5
公开(公告)日：2019-07-11
申请号：DE112018000138
申请日：2018-01-08
Applicant: IBM
Inventor： LICHTENAU CEDRIC , KLEIN MICHAEL , HOFMANN NICOL
IPC: G06F7/48
Abstract: Eine Schaltung enthält rekonfigurierbare Einheiten, die rekonfigurierbar sind, um ein zusammengefasstes Ergebnis zu berechnen. Ein erstes Zwischenergebnis einer ersten rekonfigurierbaren Einheit der rekonfigurierbaren Einheiten wird mit einem zweiten Zwischenergebnis der zweiten rekonfigurierbaren Einheit der rekonfigurierbaren Einheiten ausgetauscht. Die erste rekonfigurierbare Einheit berechnet einen ersten Teil des zusammengefassten Ergebnisses mithilfe des zweiten Zwischenergebnisses. Die zweite rekonfigurierbare Einheit der rekonfigurierbaren Einheiten berechnet einen zweiten Teil des zusammengefassten Ergebnisses mithilfe des ersten Zwischenergebnisses.
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公开(公告)号：GB2454816A
公开(公告)日：2009-05-20
申请号：GB0822115
申请日：2008-12-04
Applicant: IBM
Inventor： TRONG SON DAO , HAESS JUERGEN , HUTTON DAVID SHANE , KLEIN MICHAEL , RELL JOHN GILBERT JR , SCHWARZ ERIC MARK , SHUM KEVIN CHUNG-LUNG
Abstract: Disclosed is a method and system for operating the execution unit of a computer, the execution unit having a pipeline-based execution flow during which load instructions are processed. The load instructions having the function of loading data from a storage means into a predetermined location within the pipeline, preferably a register-implemented pipeline. The method has the steps of, when a load instruction occurs in the pipeline, reading (610) the current value of the target location, and buffering (620) the current target value at a predetermined location within said pipeline. Next, the value of the source location is loaded (610) and stored (620) at the target location, the pipeline is executed according to its execution flow, using the loaded value for computing purposes. If an event (630) indicating that the loaded value is not correct occurs, (660) the buffered original value may be used instead of the loaded value. The execution unit may be a floating point unit with the reading and/or loading of the data being done using a multiply-add data path.
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公开(公告)号：AU2022227809A9
公开(公告)日：2025-03-06
申请号：AU2022227809
申请日：2022-02-18
Applicant: IBM
Inventor： SCHWARZ ERIC , SLEGEL TIMOTHY , BRADBURY JONATHAN , KLEIN MICHAEL , COPELAND REID , GUO XIN
IPC: G06F9/30
Abstract: Vector pack and unpack instructions are described. An instruction to perform a conversion between one decimal format and another decimal format is executed, in which the one decimal format or the other decimal format is a zoned decimal format. The executing includes obtaining a value from at least one register specified using the instruction. At least a portion of the value is converted from the one decimal format to the other decimal format different from the one decimal format to provide a converted result. A result obtained from the converted result is written into a single register specified using the instruction.
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Patent Agency Ranking
公开(公告)号：DE112018000138B4
公开(公告)日：2022-03-24
申请号：DE112018000138
申请日：2018-01-08
Applicant: IBM
Inventor： LICHTENAU CEDRIC , KLEIN MICHAEL , HOFMANN NICOL
Abstract: Schaltung, die aufweist:eine Mehrzahl von SIMD-Einheiten, die rekonfigurierbar sind, um ein zusammengefasstes Ergebnis zu berechnen,wobei ein erstes Zwischenergebnis einer ersten SIMD-Einheit der Mehrzahl von SIMD-Einheiten mit einem zweiten Zwischenergebnis einer zweiten SIMD-Einheit der Mehrzahl von SIMD-Einheiten ausgetauscht wird,wobei die erste SIMD-Einheit der Mehrzahl von SIMD-Einheiten einen ersten Teil des zusammengefassten Ergebnisses mithilfe des zweiten Zwischenergebnisses berechnet,wobei die zweite SIMD-Einheit der Mehrzahl von SIMD-Einheiten einen zweiten Teil des zusammengefassten Ergebnisses mithilfe des ersten Zwischenergebnisses berechnet,wobei das Austauschen des ersten und zweiten Zwischenergebnisses ein Bereitstellen von x hochwertigen Bits von der ersten SIMD-Einheit und x niedrigwertigen Bits von der zweiten SIMD-Einheit aufweist,wobei eine Gruppe von vier SIMD-Einheiten der Mehrzahl von SIMD-Einheiten ein Ausführen von komplexen Rechenoperationen mit viermal einfacher Genauigkeit, zweimal zweifacher Genauigkeit und einmal vierfacher Genauigkeit bereitstellt, das eine Multiplikationsoperation und eine Additionsoperation aufweist.
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公开(公告)号：DE112023001781T5
公开(公告)日：2025-02-27
申请号：DE112023001781
申请日：2023-03-21
Applicant: IBM
Inventor： KLEIN MICHAEL , LEBER PETRA , LICHTENAU CEDRIC , PAYER STEFAN , SCHELM KERSTIN
IPC: G06F8/52
Abstract: Runden von hexadezimalen Gleitkommazahlen durch Verwenden von binären Inkrementoren, das umfasst: Inkrementieren, durch einen ersten Inkrementor, einer ersten Untergruppe von Bits eines Operanden, der einen binären hexadezimalen Gleitkomma-Operanden aufweist; Inkrementieren, durch einen zweiten Inkrementor, einer zweiten Untergruppe von Bits des Operanden; Generieren eines Zwischenergebnisses auf Grundlage eines Stellenübertrags des zweiten Inkrementors; und Generieren eines inkrementierten Ergebnisses auf Grundlage eines Stellenübertrags des ersten Inkrementors und von einem oder mehreren von: einem ersten Bit des Zwischenergebnisses oder dem Stellenübertrag des zweiten Inkrementors.
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7.发明专利
公开(公告)号：DE112020003313T5
公开(公告)日：2022-04-21
申请号：DE112020003313
申请日：2020-08-07
Applicant: IBM
Inventor： KLEIN MICHAEL , HOFMANN NICOL , LICHTENAU CEDRIC , YIFRACH OSHER
IPC: G06F15/80
Abstract: Ein System zum Verarbeiten von Befehlen mit erweiterten Ergebnissen umfasst eine erste Befehlsausführungseinheit mit einem ersten Ergebnisbus zum Ausführen von Prozessorbefehlen. Das System umfasst außerdem eine zweite Befehlsausführungseinheit mit einem zweiten Ergebnisbus zum Ausführen von Prozessorbefehlen. Die erste Befehlsausführungseinheit ist so konfiguriert, dass sie selektiv einen Teil von Ergebnissen, die von der ersten Befehlsausführungseinheit berechnet wurden, während des Ausführens eines Prozessorbefehls an die zweite Befehlsausführungseinheit überträgt, wenn die zweite Befehlsausführungseinheit nicht zum Ausführen des Prozessorbefehls verwendet wird und wenn der empfangene Prozessorbefehl ein Ergebnis mit einer Datenbreite erzeugt, die größer als die Breite des ersten Ergebnisbusses ist. Die zweite Befehlsausführungseinheit ist so konfiguriert, dass sie den Teil von Ergebnissen empfängt, die von der ersten Befehlsausführungseinheit berechnet wurden, und die empfangenen Ergebnisse auf den zweiten Ergebnisbus legt.
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公开(公告)号：GB2511314A
公开(公告)日：2014-09-03
申请号：GB201303464
申请日：2013-02-27
Applicant: IBM
Inventor： TRONG SON DAO , MULLER SILVIA MELITTA , KLEIN MICHAEL , LAYER CHRISTOPHE
IPC: G06F7/483
Abstract: Disclosed is a method of operating a fast fused-multiply-add pipeline in a floating point unit of a processor, using a plurality of operands 32, 34, 90 as an input. A data formatting step is performed after a partial product reduction in the pipeline instead of conversion of the input operands 32, 34, 90 to an internal floating point format. The method may comprise the steps of receiving a first and second input operands to be multiplied together, receiving a third operand to be added to the result of the multiplication. The multiplication is performed in a multiplier block to give partial product results, which are input into a carry-save adder block. Next a partial product reduction is performed on the partial product results to generate a carry-save result comprising a sum term and a carry term. Then a data formatting step is carried out on the carry-save result and a carry-out bit is generated. Finally the result is generated by adding the carry-save result to the third operand.
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公开(公告)号：GB2454816B
公开(公告)日：2012-02-22
申请号：GB0822115
申请日：2008-12-04
Applicant: IBM
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