公开(公告)号：JP2002358235A

公开(公告)日：2002-12-13

申请号：JP2002115333

申请日：2002-04-17

Applicant: IBM

Inventor： GAERTNER UTE ,  HAGSPIEL NORBERT ,  LEHNERT FRANK ,  PFEFFER ERWIN ,  SCHELM KERSTIN

IPC: G06F12/1027 ,  G06F12/08 ,  G06F12/10

Abstract: PROBLEM TO BE SOLVED: To provide a method and a system of sharing a TLB2 among CPUs transparently in the CPU architecture and therefore in compliance with the architecture rule. SOLUTION: This invention, in general, refers to a shared memory multiprocessor system of IBM ESA/390 or RS/6000 system, or the like, and in particular refers to the method and the system that share, among a plurality of CPUs, the translation lookaside buffer(TLB2) of second level to improve the performance and reduce a chip area necessary for buffering the result of virtual/absolute address translation. The invented TLB2 configuration includes a plurality of small arrays dedicated for a specific CPU, thus providing an interface for a main array shared among CPUs. The dedicated array is required to meet systematic restrictions and provide a link to a shared array commonly used by a plurality of CPUs.

公开(公告)号：DE112023000569T5

公开(公告)日：2024-12-19

申请号：DE112023000569

申请日：2023-03-21

Applicant: IBM

Inventor： SCHELM KERSTIN ,  LEBER PETRA ,  PAYER STEFAN ,  LICHTENAU CEDRIC ,  KLEIN MICHAEL

IPC: H03M7/12

Abstract: Reduzierte Logikumwandlung von binären Ganzzahlen in binär codierte Dezimalzahlen, enthaltend: Erzeugen eines Zwischenwerts, der alle in einem Zwischenformat codierten Nullziffern aufweist, aus einer binären Ganzzahl-Eingabe; bis jedes Bit der binären Ganzzahl-Eingabe in den Zwischenwert hineingeschoben wurde; Schieben eines Bits der binären Ganzzahl-Eingabe in den Zwischenwert; Verdoppeln des Zwischenwerts; Umwandeln des Zwischenwerts in eine binär codierte Dezimalwert-Ausgabe; und wobei das Zwischenformat für jede Ziffer des Zwischenwerts eine Mehrzahl von Bits aufweist, die einer Mehrzahl von geradzahligen Gewichtungen entsprechen, wobei ein erstes Bit einer Gewichtung Eins entspricht und ein zweites Bit einem inversen Wert der Gewichtung Eins entspricht.

公开(公告)号：CA3204507A1

公开(公告)日：2022-09-01

申请号：CA3204507

申请日：2022-02-18

Applicant: IBM

Inventor： SCHWARZ ERIC ,  LEBER PETRA ,  SCHELM KERSTIN ,  MUELLER SILVIA ,  COPELAND REID ,  GUO XIN ,  LICHTENAU CEDRIC

IPC: G06F9/30

Abstract: An instruction to perform scaling, converting and splitting operations is executed. The executing the instruction includes scaling an input value in one format to provide a scaled result. The scaled result is converted from the one format to provide a converted result in another format. The converted result is split into multiple parts, and one or more parts of the multiple parts are placed in a selected location.

公开(公告)号：DE112023001781T5

公开(公告)日：2025-02-27

申请号：DE112023001781

申请日：2023-03-21

Applicant: IBM

Inventor： KLEIN MICHAEL ,  LEBER PETRA ,  LICHTENAU CEDRIC ,  PAYER STEFAN ,  SCHELM KERSTIN

IPC: G06F8/52

Abstract: Runden von hexadezimalen Gleitkommazahlen durch Verwenden von binären Inkrementoren, das umfasst: Inkrementieren, durch einen ersten Inkrementor, einer ersten Untergruppe von Bits eines Operanden, der einen binären hexadezimalen Gleitkomma-Operanden aufweist; Inkrementieren, durch einen zweiten Inkrementor, einer zweiten Untergruppe von Bits des Operanden; Generieren eines Zwischenergebnisses auf Grundlage eines Stellenübertrags des zweiten Inkrementors; und Generieren eines inkrementierten Ergebnisses auf Grundlage eines Stellenübertrags des ersten Inkrementors und von einem oder mehreren von: einem ersten Bit des Zwischenergebnisses oder dem Stellenübertrag des zweiten Inkrementors.

公开(公告)号：GB2506871A

公开(公告)日：2014-04-16

申请号：GB201218112

申请日：2012-10-10

Applicant: IBM

Inventor： LAYER CHRISTOPHE ,  MUELLER SILVIA MELITTA ,  KROENER MICHAEL ,  SCHELM KERSTIN

IPC: G06F7/544 ,  G06F7/49

Abstract: An arithmetic operation, such as an SRT computation of a division, square root, addition, subtraction or multiplication, in a data processing unit (216), preferably by iterative digit accumulations, is proposed. An approximate result of the arithmetic operation is computed iteratively. Concurrently, at least two supplementary values of the approximate result of the arithmetic operation are computed, and the final result selected from one of the values of the approximate result and the at least two supplementary values of the arithmetic operation depending on the results of the last iteration step. A multiplexing unit may select the final result. Iteration may use accumulating digit values concatenated to previous results using a radix.

公开(公告)号：DE10002120A1

公开(公告)日：2000-11-02

申请号：DE10002120

申请日：2000-01-20

Applicant: IBM

Inventor： GAERTNER UTE ,  PFEFFER ERWIN ,  SCHELM KERSTIN ,  MACDOUGALL JOHN

IPC: G06F12/1027 ,  G06F12/10

Abstract: The buffer storage arrangement has two dividing/partial units (82,84). The first one is a converting buffer (82) for certain higher address converting planes and the second a converting buffer (84) for certain lower address converting planes. The second unit (84) is arranged in such a way that is stores special converting cache (TLB) index address data of the higher unit (82) as a data marker flag in the TLB structure of the lower plane. The first converting buffer (TLB1) is a peak level buffer storage and a second (TLB2) is a second level address converting memory. It is arranged in such a way that it makes available this address data in case of a missing address in the first buffer storage and the second TLB2 is arranged so that it has at least two dividing/partial units (81,82,83,84), and LRU data is provided in both dividing/partial units (81,82,83,84). An Independent claim is also included for A Method for the operation of an address converting buffer arrangement.

公开(公告)号：ES3003788T3

公开(公告)日：2025-03-11

申请号：ES22710976

申请日：2022-02-18

Applicant: IBM

Inventor： SCHWARZ ERIC ,  SCHELM KERSTIN ,  LEBER PETRA ,  MUELLER SILVIA ,  COPELAND REID ,  GUO XIN ,  LICHTENAU CEDRIC

IPC: G06F9/30

Abstract: Se proporciona una instrucción para realizar operaciones de conversión y escalado. La ejecución de la instrucción incluye convertir un valor de entrada en un formato para proporcionar un resultado convertido en otro formato. El resultado convertido se escala para proporcionar un resultado escalado. Un resultado obtenido a partir del resultado escalado se coloca en una ubicación seleccionada. Además, se proporciona una instrucción para realizar operaciones de escalado y conversión. La ejecución de la instrucción incluye escalar un valor de entrada en un formato para proporcionar un resultado escalado y convertir el resultado escalado desde un formato para proporcionar un resultado convertido en otro formato. Un resultado obtenido a partir del resultado convertido se coloca en una ubicación seleccionada. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：DE112020004295T5

公开(公告)日：2022-06-23

申请号：DE112020004295

申请日：2020-08-07

Applicant: IBM

Inventor： FIGULI RAZVAN ,  PAYER STEFAN ,  LICHTENAU CEDRIC ,  SCHELM KERSTIN

IPC: G06F11/07

Abstract: Ein Verfahren zum Erkennen von Defekten bei Teilzeichenfolgen-Suchoperationen aufweist Bereitstellen, unter Verwendung einer Prozessoreinheit, welche Vektorregister von jeweils M Vektorelementen aufweist, einer MxM-Matrix von Komparatoren zum Zeichen-für-Zeichen-Vergleich der Elemente einer Referenzzeichenfolge, die in einem ersten der Vektorregister gespeichert ist, mit einer Zielzeichenfolge, die in einem zweiten der Vektorregister gespeichert ist. Ein Vektorelement ist ein n-Bit-Element zum Codieren eines Zeichens. Unter Anwendung eines Vergleichs, der von der MxM-Matrix durchgeführt wird, wird ein resultierender Bitvektor erzeugt. Der resultierende Bitvektor zeigt Zeichen der Zielzeichenfolge an, welche vollständig mit der Referenzzeichenfolge übereinstimmen, und zeigt Zeichen der Zielzeichenfolge an, welche teilweise mit der Referenzzeichenfolge übereinstimmen. Unter Verwendung des resultierenden Bitvektors wird in den Teilzeichenfolgen-Suchoperationen eine Defekterkennung durchgeführt.

公开(公告)号：GB2527125A

公开(公告)日：2015-12-16

申请号：GB201410591

申请日：2014-06-13

Applicant: IBM

Inventor： SCHELM KERSTIN ,  MUELLER SILVIA MELITTA ,  NIEKISCH MANUELA ,  KROENER MICHAEL

IPC: G06F7/487 ,  G06F7/537

Abstract: A method for performing an arithmetic operation in a data processing unit, including calculating a number of iterations 10 for performing the arithmetic operation with a given number of bits per iteration 12, wherein the number of bits per iteration 12 is a positive natural number; the method comprises counting a number of consecutive digit positions 32 of a digit in a sequence of bits 16 represented in the data processing unit, wherein the length of the sequence 16 is a multiple of the number of bits per iteration 12; and calculating a quotient of the number of consecutive digit positions 32 divided by the number of bits per iteration 12, as well as calculating a remainder of the division. The invention further relates to a data processing unit as well as a data processing system for execution of a data processing program comprising software code portions for performing said method.

公开(公告)号：DE10002120B4

公开(公告)日：2006-04-20

申请号：DE10002120

申请日：2000-01-20

Applicant: IBM

Inventor： GAERTNER UTE ,  PFEFFER ERWIN ,  SCHELM KERSTIN ,  MACDOUGALL JOHN

IPC: G06F12/1027

Abstract: The basic idea comprised of the present invention is to provide a translation lookaside buffer (TLB) arrangement which advantageously uses two buffers, a small first level TLB1 and a larger second level TLB2. The second level TLB feeds address information to the first level TLB when the desired virtual address is not contained in the first level TLB. According to the invention the second level TLB is structured advantageously comprising two n-way set-associative sub-units of which one, a higher level unit covers some higher level address translation levels and the other one, a lower level unit, covers some lower level translation level. According to the present invention, some address information holds some number of middle level virtual address (MLVA) bits, i.e., 8 bits, for example, being able to serve as an index address covering the address range of the higher level sub-unit. Thus, the same information is used as a tag information in the lower-level sub-unit and is used herein as a quick reference in any look-up operation in order to find the absolute address of the concerned virtual address. Further, the commonly used status bits, like; e.g., valid bits, are used in both TLB structures, too.