公开(公告)号：FR3086456B1

公开(公告)日：2021-01-29

申请号：FR1858712

申请日：2018-09-25

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： REBOH SHAY ,  COQUAND REMI ,  LOUBET NICOLAS ,  YAMASHITA TENKO ,  ZHANG JINGYUN

IPC: H01L21/328 ,  H01L21/50 ,  H01L21/56 ,  H01L21/98

Abstract: Procédé de réalisation de premier et deuxième transistors (100.1, 100.2) superposés, comportant : - réalisation, sur un substrat (102), d'un empilement de plusieurs nanofils semi-conducteurs ; - gravure d'au moins un premier nanofil telle qu'une portion restante (116.1) du premier nanofil soit destinée à former un canal du premier transistor ; - gravure d'au moins un deuxième nanofil disposé entre le substrat et le premier nanofil, telle qu'une portion restante (116.2) du deuxième nanofil soit destinée à former un canal du deuxième transistor et ait une longueur supérieure à celle de la portion restante du premier nanofil ; - réalisation de deuxièmes régions de source et de drain (128) en contact avec des extrémités de la portion restante du deuxième nanofil ; - réalisation de premières régions de source et de drain (132) en contact avec des extrémités de la portion restante du premier nanofil.

公开(公告)号：FR3051970B1

公开(公告)日：2020-06-12

申请号：FR1654690

申请日：2016-05-25

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： COQUAND REMI ,  AUGENDRE EMMANUEL ,  LOUBET NICOLAS ,  REBOH SHAY

IPC: H01L21/336 ,  H01L29/78

Abstract: Procédé de réalisation d'une structure à barreaux semi-conducteurs apte à former au moins un canal de transistor, comprenant des étapes consistant à : a) réaliser une structure semi-conductrice formée d'une alternance de premiers barreaux à base d'un premier matériau et de deuxièmes barreaux à base d'un deuxième matériau, le deuxième matériau étant un matériau semi-conducteur, puis b) retirer des portions de la structure à base du premier matériau dévoilées par une ouverture dans un masquage formé sur la structure, le retrait étant réalisé par gravure sélective dans l'ouverture du premier matériau vis-à-vis du deuxième matériau, de sorte à libérer un espace autour des deuxièmes barreaux, puis c) faire croitre, dans l'ouverture, un matériau semi-conducteur (25) donné autour des deuxièmes barreaux (6c), le matériau semi-conducteur donné ayant un paramètre de maille différent de celui du deuxième matériau (7), de sorte à induire une contrainte sur les gaines à base du matériau semi-conducteur donné.

公开(公告)号：FR3070089B1

公开(公告)日：2019-12-20

申请号：FR1757673

申请日：2017-08-11

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： COQUAND REMI ,  LOUBET NICOLAS ,  REBOH SHAY ,  CHAO ROBIN

IPC: H01L21/70 ,  H01L21/8222

Abstract: Réalisation d'un dispositif microélectronique comprenant une structure semi-conductrice dotée de barreaux semi-conducteurs disposés les uns au-dessus des autres, le procédé comprenant les étapes de : - réalisation sur un support, d'une structure empilée comportant une alternance de premiers barreaux à base d'un premier matériau et ayant une première dimension critique, et de deuxièmes barreaux (142, 144, 146) à base d'un deuxième matériau, le deuxième matériau étant semi-conducteur, les deuxièmes barreaux ayant une deuxième dimension critique supérieure à la première dimension critique, puis, - dopage en surface de portions latérales (15) saillantes des deuxièmes barreaux avant formation de bloc de source et de drain sur ces portions.

公开(公告)号：DE112020000199T5

公开(公告)日：2021-08-19

申请号：DE112020000199

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/786

Abstract: Eine Technik zum Bereitstellen einer neuen Feldeffekttransistor(FET)-Architektur, welche eine zentrale Finnenzone und eine oder mehrere vertikal gestapelte Nanoschichten umfasst. Es wird eine nicht-planare Kanalzone gebildet, welche eine erste Halbleiterschicht (208), eine zweite Halbleiterschicht (206) und eine finnenförmige Brückenschicht zwischen der ersten Halbleiterschicht (208) und der zweiten Halbleiterschicht (206) aufweist. Das Bilden der nicht-planaren Kanalzone kann ein Bilden eines Nanoschichtstapels über einem Substrat (204), ein Bilden eines Grabens (502) durch Entfernen eines Abschnitts des Nanoschichtstapels und ein Bilden einer dritten Halbleiterschicht (602) in dem Graben (502) umfassen. Äußere Flächen der ersten Halbleiterschicht (208), der zweiten Halbleiterschicht (206) und der finnenförmigen Brückenzone definieren eine effektive Kanalbreite der nicht-planaren Kanalzone.

公开(公告)号：FR3088482A1

公开(公告)日：2020-05-15

申请号：FR1860317

申请日：2018-11-08

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： REBOH SHAY ,  COQUAND REMI ,  CHAO ROBIN ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/8232 ,  H01L21/8258 ,  H01L21/84 ,  H01L29/78

Abstract: Réalisation d'un transistor à structure de canal contrainte comprenant,: a) prévoir un empilement comportant une alternance de premiers barreaux de deuxièmes barreaux semi-conducteurs, b) réaliser une grille factice, c) former des espaceurs isolants (23a, 23b), d) réaliser des blocs (47a, 47b) de mise en contrainte de part et d'autre et contre les espaceurs isolants de manière exercer une contrainte en tension ou en compression sur les espaceurs isolants (23a, 23b), puis, e) retirer la grille factice de sorte à libérer une ouverture entre les espaceurs isolants (23a, 23b), f) former dans ladite ouverture une grille de remplacement.

公开(公告)号：FR3086456A1

公开(公告)日：2020-03-27

申请号：FR1858712

申请日：2018-09-25

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： REBOH SHAY ,  COQUAND REMI ,  LOUBET NICOLAS ,  YAMASHITA TENKO ,  ZHANG JINGYUN

IPC: H01L21/328 ,  H01L21/50 ,  H01L21/56 ,  H01L21/98

Abstract: Procédé de réalisation de premier et deuxième transistors (100.1, 100.2) superposés, comportant : - réalisation, sur un substrat (102), d'un empilement de plusieurs nanofils semi-conducteurs ; - gravure d'au moins un premier nanofil telle qu'une portion restante (116.1) du premier nanofil soit destinée à former un canal du premier transistor ; - gravure d'au moins un deuxième nanofil disposé entre le substrat et le premier nanofil, telle qu'une portion restante (116.2) du deuxième nanofil soit destinée à former un canal du deuxième transistor et ait une longueur supérieure à celle de la portion restante du premier nanofil ; - réalisation de deuxièmes régions de source et de drain (128) en contact avec des extrémités de la portion restante du deuxième nanofil ; - réalisation de premières régions de source et de drain (132) en contact avec des extrémités de la portion restante du premier nanofil.

公开(公告)号：DE112020000212T5

公开(公告)日：2021-08-19

申请号：DE112020000212

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L21/283 ,  H01L29/78

Abstract: Ausführungsformen der vorliegenden Erfindung betreffen Techniken zum Bereitstellen einer neuen Feldeffekttransistor(FET)-Architektur, welche eine zentrale Finnenzone und eine oder mehrere vertikal gestapelte Nanoschichten umfasst. In einer nicht-beschränkenden Ausführungsform der Erfindung wird ein Nanoschichtstapel über einem Substrat gebildet. Der Nanoschichtstapel kann eine oder mehrere erste Halbleiterschichten und eine oder mehrere erste Opferschichten umfassen. Durch Entfernen eines Abschnitts der einen oder der mehreren ersten Halbleiterschichten und der einen oder der mehreren ersten Opferschichten wird ein Graben gebildet. Durch den Graben wird eine Fläche einer untersten Opferschicht der einen oder der mehreren ersten Opferschichten freigelegt. Der Graben kann derart mit einer oder mehreren zweiten Halbleiterschichten und einer oder mehreren zweiten Opferschichten gefüllt werden, dass jede der einen oder der mehreren zweiten Halbleiterschichten mit einer Seitenwand einer der einen oder der mehreren ersten Halbleiterschichten in Kontakt steht.

公开(公告)号：DE112017000914B4

公开(公告)日：2019-03-28

申请号：DE112017000914

申请日：2017-06-22

Applicant: IBM

Inventor： LOUBET NICOLAS ,  GUILLORN MICHAEL

IPC: H01L21/336 ,  B82Y10/00 ,  H01L21/768 ,  H01L23/532 ,  H01L29/423 ,  H01L29/775 ,  H01L29/786

Abstract: Verfahren (100) zum Ausbilden eines Wrap-Around-Kontakts, aufweisend:Ausbilden (110) einer Mehrzahl von ersten Halbleiterschichten (204) auf einer Mehrzahl von Finnenstrukturen (212);Ausbilden einer Mehrzahl von zweiten Halbleiterschichten (206) abwechselnd mit der Mehrzahl von ersten Halbleiterschichten;Ausbilden (120) eines Opfergates (216) auf der Mehrzahl von ersten Halbleiterschichten;Ausbilden (130) einer Epitaxieschicht (222) auf der Mehrzahl von Finnenstrukturen und auf einer Seitenwand (203s) der Mehrzahl von zweiten Halbleiterschichten;Ausbilden einer Opferschicht (224) auf der Epitaxieschicht;Ausbilden einer Auskleidungsschicht (226) auf der Opferschicht;Ausbilden einer Oxidschicht (228) auf der Auskleidungsschicht;Polieren der Oxidschicht;Ausbilden (140; 1640) einer Gatestruktur (230) durch Ersetzen des Opfergates und der Mehrzahl von ersten Halbleiterschichten durch eine Metallschicht;Ätzen der Oxidschicht und der Auskleidungsschicht zum Freilegen der Opferschicht;selektives Ätzen der Opferschicht zum Freilegen der Epitaxieschicht; undAusbilden (150) eines Wrap-Around-Kontakts (236) auf der Epitaxieschicht.

公开(公告)号：DE112017000914T5

公开(公告)日：2018-10-31

申请号：DE112017000914

申请日：2017-06-22

Applicant: IBM

Inventor： LOUBET NICOLAS ,  GUILLORN MICHAEL

IPC: H01L29/786

Abstract: Ein Verfahren zum Ausbilden eines Wrap-Around-Kontakts beinhaltet ein Ausbilden einer Mehrzahl von Halbleiterschichten auf einer Mehrzahl von Finnenstrukturen, ein Ausbilden eines Opfergates auf der Mehrzahl von Halbleiterschichten, ein Ausbilden einer Epitaxieschicht auf der Mehrzahl von Finnenstrukturen und auf einer Seitenwand der Mehrzahl von Halbleiterschichten, ein Ausbilden einer Gatestruktur, indem das Opfergate und die Mehrzahl von Halbleiterschichten durch eine Metallschicht ersetzt werden, und ein Ausbilden eines Wrap-Around-Kontakts auf der Epitaxieschicht.

公开(公告)号：FR3060838A1

公开(公告)日：2018-06-22

申请号：FR1662529

申请日：2016-12-15

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： REBOH SHAY ,  AUGENDRE EMMANUEL ,  COQUAND REMI ,  LOUBET NICOLAS

IPC: H01L21/335 ,  H01L21/306 ,  H01L29/775

Abstract: Procédé de réalisation d'un dispositif semi-conducteur (100), comportant : a) gravure d'un empilement d'une couche d'un deuxième semi-conducteur cristallin disposée entre un substrat (104) et une couche d'un premier semi-conducteur cristallin, le deuxième semi-conducteur étant différent du premier semi-conducteur et soumis à une contrainte en compression, formant un empilement de nanofils, b) réalisation d'une grille factice et d'espaceurs externes (112), recouvrant une partie de l'empilement de nanofils formée de portions (114) des nanofils, c) gravure de l'empilement de nanofils telle que seule ladite partie de l'empilement soit conservée, d) suppression de la portion du nanofil de deuxième semi-conducteur, e) dépôt, dans un espace formé par cette suppression, d'une portion de matériau sacrificiel, f) réalisation de régions de source et drain (118, 120) et d'espaceurs internes (142), g) suppression de la grille factice et de la portion de matériau sacrificiel, h) réalisation d'une grille (128).