公开(公告)号：WO2005031809A3

公开(公告)日：2005-06-23

申请号：PCT/EP2004052283

申请日：2004-09-23

Applicant: IBM ,  IBM UK ,  GOUSEV EVGENI ,  SHANG HUILING ,  D EMIC CHRISTOPHER ,  KOZLOWSKI PAUL

Inventor： GOUSEV EVGENI ,  SHANG HUILING ,  D EMIC CHRISTOPHER ,  KOZLOWSKI PAUL

IPC: H01L21/28 ,  H01L21/314 ,  H01L21/316 ,  H01L21/318 ,  H01L29/51 ,  H01L29/772

CPC classification number: H01L21/28202 ,  H01L21/02247 ,  H01L21/02326 ,  H01L21/02337 ,  H01L21/0234 ,  H01L21/28255 ,  H01L21/3143 ,  H01L21/31658 ,  H01L21/318 ,  H01L29/518 ,  Y10S438/906 ,  Y10S438/933

Abstract: A method for producing thin, below 6nm of equivalent oxide thickness, germanium oxynitride layer on Ge-based materials for use as gate dielectric is disclosed. The method involves a two step process. First, nitrogen is incorporated in a surface layer of the Ge-based material. Second, the nitrogen incorporation is followed by an oxidation step. The method yields excellent thickness control of high quality gate dielectrics for Ge-based field effect devices, such as MOS transistors. Structures of devices having the thin germanium oxynitride gate dielectric and processors made with such devices are disclosed, as well.

Abstract translation: 公开了一种用作栅极电介质的Ge基材料上产生6nm以下等效氧化物厚度薄的锗氮氧化物层的方法。 该方法涉及两步法。 首先，在Ge基材料的表层中加入氮。 其次，氮掺入之后是氧化步骤。 该方法为基于Ge的场效应器件（例如MOS晶体管）的高质量栅极电介质产生优异的厚度控制。 还公开了具有薄氮氧化锗栅电介质的器件的结构和用这种器件制造的处理器。

公开(公告)号：WO2006007068A2

公开(公告)日：2006-01-19

申请号：PCT/US2005016223

申请日：2005-05-10

Applicant: IBM ,  SHANG HUILING ,  IEONG MEIKEI ,  CHU JACK OON ,  GUARINI KATHRYN W

Inventor： SHANG HUILING ,  IEONG MEIKEI ,  CHU JACK OON ,  GUARINI KATHRYN W

IPC: H01L29/06 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/12 ,  H01L29/10

CPC classification number: H01L21/84 ,  H01L21/823807 ,  H01L27/1203 ,  H01L29/1054 ,  H01L29/7841

Abstract: A structure and method of fabrication for PMOS devices in a compressively strained Ge layer is disclosed. The fabrication method of such devices is compatible with standard CMOS technology and it is fully scalable. The processing includes selective epitaxial depositions of an over 50% Ge content buffer layer, a pure Ge layer, and a SiGe top layer. Fabricated buried channel PMOS devices hosted in the compressively strained Ge layer show superior device characteristics relative to similar Si devices.

Abstract translation: 公开了一种用于压缩应变Ge层中的PMOS器件的结构和制造方法。 这种器件的制造方法与标准CMOS技术兼容，并且具有完全可扩展性。 该处理包括超过50％Ge含量缓冲层，纯Ge层和SiGe顶层的选择性外延沉积。 承载在压缩应变Ge层中的制造掩埋沟道PMOS器件相对于类似的Si器件显示出优异的器件特性。

公开(公告)号：GB2497849A

公开(公告)日：2013-06-26

申请号：GB201222136

申请日：2012-12-10

Applicant: IBM

Inventor： YAMASHITA TENKO ,  DIVAKARUNI RAMACHANDRA ,  BU HUIMING ,  SHANG HUILING ,  CHUNG-HSUN LIN ,  ANDO TAKASHI ,  DORIS BRUCE B

IPC: H01L29/66 ,  H01L29/78

Abstract: A method to fabricate a field effect transistor includes forming on a surface of a semiconductor 10 a dummy gate structure comprised of a plug 14, forming a first spacer 18 surrounding the plug, the first spacer being a sacrificial spacer, and performing an angled ion implant so as to implant a dopant species into the surface of the semiconductor adjacent to an outer sidewall of the first spacer to form source and drain extension regions 20, such that the implanted species extends under the outer sidewall of the first spacer by an amount that is a function of the angle of the ion implant. The method further includes performing a laser anneal to activate the source and drain extension implants. In further processing, a second spacer is formed surrounding the first spacer, the first spacer and dummy gate are removed to form an opening and a gate stack is deposited in the opening.

公开(公告)号：GB2497849B

公开(公告)日：2016-02-03

申请号：GB201222136

申请日：2012-12-10

Applicant: IBM

Inventor： YAMASHITA TENKO ,  DIVAKARUNI RAMACHANDRA ,  BU HUIMING ,  SHANG HUILING ,  CHUNG-HSUN LIN ,  ANDO TAKASHI ,  DORIS BRUCE B

IPC: H01L29/66 ,  H01L29/78

Abstract: A method includes forming on a surface of a semiconductor a dummy gate structure comprised of a plug; forming a first spacer surrounding the plug, the first spacer being a sacrificial spacer; and performing an angled ion implant so as to implant a dopant species into the surface of the semiconductor adjacent to an outer sidewall of the first spacer to form a source extension region and a drain extension region, where the implanted dopant species extends under the outer sidewall of the first spacer by an amount that is a function of the angle of the ion implant. The method further includes performing a laser anneal to activate the source extension and the drain extension implant. The method further includes forming a second spacer surrounding the first spacer, removing the first spacer and the plug to form an opening, and depositing a gate stack in the opening.

公开(公告)号：DE102012223655B4

公开(公告)日：2015-02-26

申请号：DE102012223655

申请日：2012-12-18

Applicant: IBM

Inventor： ANDO TAKASHI ,  BU HUIMING ,  DORIS BRUCE B ,  LIN CHUNG-HSUN ,  SHANG HUILING ,  YAMASHITA TENKO ,  DIVAKARUNI RAMACHANDRA

IPC: H01L21/336 ,  H01L21/265 ,  H01L21/268

Abstract: Verfahren zur Herstellung eines Feldeffekttransistors, aufweisend: Bilden einer Platzhalter-Gate-Struktur, die aus einem Stopfen besteht, auf einer Fläche eines Halbleiters; Bilden eines ersten Abstandhalters, welcher den Stopfen umgibt, wobei der erste Abstandhalter ein Opfer-Abstandhalter ist; und Durchführen einer abgewinkelten Ionenimplantation, um in Nachbarschaft zu einer äußeren Seitenwand des ersten Abstandhalters eine Dotierstoffspezies in die Fläche des Halbleiters zu implantieren, um eine Source-Erweiterungszone und eine Drain-Erweiterungszone zu bilden, wobei sich die implantierte Dotierstoffspezies in einem Ausmaß unter der äußeren Seitenwand des ersten Abstandhalters erstreckt, welches eine Funktion des Winkels der Ionenimplantation ist; und Durchführen eines Laser-Temperns, um die Implantation der Source-Erweiterung und der Drain-Erweiterung zu aktivieren.

公开(公告)号：DE102012223655A1

公开(公告)日：2013-06-27

申请号：DE102012223655

申请日：2012-12-18

Applicant: IBM

Inventor： ANDO TAKASHI ,  BU HUIMING ,  DORIS BRUCE B ,  LIN CHUNG-HSUN ,  SHANG HUILING ,  YAMASHITA TENKO ,  DIVAKARUNI RAMACHANDRA

IPC: H01L21/336 ,  H01L29/78

Abstract: Ein Verfahren weist das Bilden einer Platzhalter-Gate-Struktur, welche aus einem Stopfen besteht, auf einer Fläche eines Halbleiters; das Bilden eines ersten Abstandhalters, welcher den Stopfen umgibt, wobei der erste Abstandhalter ein Opfer-Abstandhalter ist; und das Durchführen einer abgewinkelten Ionenimplantation auf, um in Nachbarschaft zu einer äußeren Seitenwand des ersten Abstandhalters eine Dotierstoffspezies in die Fläche des Halbleiters zu implantieren, um eine Source-Erweiterungszone und eine Drain-Erweiterungszone zu bilden, wobei sich die implantierte Dotierstoffspezies in einem Ausmaß unter der äußeren Seitenwand des ersten Abstandhalters erstreckt, welches eine Funktion des Winkels der Ionenimplantation ist. Das Verfahren weist ferner das Durchführen eines Laser-Temperns auf, um die Implantation der Source-Erweiterung und der Drain-Erweiterung zu aktivieren. Das Verfahren weist ferner das Bilden eines zweiten Abstandhalters, welcher den ersten Abstandhalter umgibt, das Entfernen des ersten Abstandhalters und des Stopfens, um eine Öffnung zu bilden, und das Abscheiden eines Gate-Stapels in der Öffnung auf.