公开(公告)号：DE112021001020B4

公开(公告)日：2025-01-30

申请号：DE112021001020

申请日：2021-01-26

Applicant: IBM

Inventor： SHEN TIAN ,  WU HENG ,  BREW KEVIN ,  ZHANG JINGYUN

IPC: H10N70/20 ,  H10B63/10

Abstract: Verfahren für verbesserte Linearität einer Phasenwechselspeicherzellen-Struktur, PCM-Zellen-Struktur, wobei das Verfahren aufweist:Bilden einer unteren Elektrode über einem Substrat;Bilden eines Heizelementes in direktem Kontakt mit einer Oberfläche der unteren Elektrode, wobei eine Breite des Heizelementes kleiner als die untere Elektrode ist;Bilden einer resistiven Verkleidung, wodurch eine planare Oberfläche entlang einer gesamten Oberfläche gebildet wird, so dass die planare Verkleidungsoberfläche sich insgesamt über eine obere Oberfläche des Heizelementes erstreckt;Aufbauen eines PCM-Stapels, der eine Mehrzahl von PCM-Schichten aufweist, die jeweils eine andere Kristallisationstemperatur aufweisen, über der unteren Elektrode, wobei der PCM-Stapel in direktem Kontakt mit einer oberen Oberfläche der resistiven Verkleidung steht; undBilden einer oberen Elektrode über dem PCM-Stapel,wobei die Kristallisationstemperatur in einer aufsteigenden Reihenfolge von der unteren Elektrode zu der oberen Elektrode variiert, undwobei die Mehrzahl von PCM-Schichten vier Schichten aufweist.

公开(公告)号：FR3086456A1

公开(公告)日：2020-03-27

申请号：FR1858712

申请日：2018-09-25

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： REBOH SHAY ,  COQUAND REMI ,  LOUBET NICOLAS ,  YAMASHITA TENKO ,  ZHANG JINGYUN

IPC: H01L21/328 ,  H01L21/50 ,  H01L21/56 ,  H01L21/98

Abstract: Procédé de réalisation de premier et deuxième transistors (100.1, 100.2) superposés, comportant : - réalisation, sur un substrat (102), d'un empilement de plusieurs nanofils semi-conducteurs ; - gravure d'au moins un premier nanofil telle qu'une portion restante (116.1) du premier nanofil soit destinée à former un canal du premier transistor ; - gravure d'au moins un deuxième nanofil disposé entre le substrat et le premier nanofil, telle qu'une portion restante (116.2) du deuxième nanofil soit destinée à former un canal du deuxième transistor et ait une longueur supérieure à celle de la portion restante du premier nanofil ; - réalisation de deuxièmes régions de source et de drain (128) en contact avec des extrémités de la portion restante du deuxième nanofil ; - réalisation de premières régions de source et de drain (132) en contact avec des extrémités de la portion restante du premier nanofil.

公开(公告)号：DE112021006064B4

公开(公告)日：2024-12-12

申请号：DE112021006064

申请日：2021-10-25

Applicant: IBM

Inventor： ANDO TAKASHI ,  LEE CHOONGHYUN ,  ZHANG JINGYUN ,  REZNICEK ALEXANDER

IPC: H01L27/092 ,  H01L21/8238 ,  H01L29/06

Abstract: Halbleiterstruktur (100) mit einer asymmetrischen Schwellenspannung entlang eines Kanals (104/106, 104/108) eines Feldeffekttransistors mit vertikalem Transport, VTFET, wobei die Halbleiterstruktur (100) aufweist:einen ersten Satz von Fins (104/106), wobei jede des ersten Satzes von Fins eine Schicht (104) mit einem geringen Germaniumgehalt und eine Schicht (106) aus einem ersten Material aufweist, die auf der Schicht (104) mit dem geringen Germaniumgehalt gebildet ist, wobei die Schicht (104) mit dem geringen Germaniumgehalt Siliziumgermanium, SiGe, mit einem Ge-Gehalt von ≤ 20% ist, und die Schicht (106) aus einem ersten Material aus Silizium oder kohlenstoffdotiertem Siliziummaterial ist;einen zweiten Satz von Fins (104/108), der benachbart zu dem ersten Satz von Fins ist, wobei jede des zweiten Satzes von Fins die Schicht (104) mit dem geringen Germaniumgehalt und eine Schicht (108) mit einem hohen Germaniumgehalt aufweist, die auf der Schicht (104) mit dem geringen Germaniumgehalt für jede des zweiten Satzes von Fins gebildet ist, wobei die Schicht (108) mit einem hohen Germaniumgehalt aus SiGe mit einem Ge-Gehalt von ≥ 40% ist;ein erstes Metall-Gate (125) mit einem hohen κ, das über dem ersten Satz von Fins angeordnet ist;ein zweites Metall-Gate (126) mit einem hohen κ, das über dem zweiten Satz von Fins angeordnet ist,wobei die asymmetrische Schwellspannung entlang des jeweiligen Kanals bereitgestellt ist, indem ein VTFET in dem ersten Satz von Fins das erste Material als Hauptkanal verwendet und seine Schwellspannung weiterhin in einem unteren Bereich der jeweiligen Finne durch die Schicht (104) mit niedrigem Germaniumgehalt gesteuert wird,und wobei ein VTFET in dem zweiten Satz von Fins die Schicht mit dem hohen Germaniumgehalt als Hauptkanal verwendet und seine Schwellspannung weiterhin in einem unteren Bereich der jeweiligen Finne durch die Schicht (104) mit niedrigem Germaniumgehalt gesteuert wird.

公开(公告)号：DE112021001020T5

公开(公告)日：2022-12-01

申请号：DE112021001020

申请日：2021-01-26

Applicant: IBM

Inventor： SHEN TIAN ,  WU HENG ,  BREW KEVIN ,  ZHANG JINGYUN

IPC: H01L45/00 ,  H01L27/24

Abstract: Es wird ein Verfahren für verbesserte Linearität einer Phasenwechselspeicherzellen(PCM-Zellen)-Struktur bereitgestellt. Das Verfahren weist Bilden einer unteren Elektrode über einem Substrat, Aufbauen eines PCM-Stapels, der einer Mehrzahl von PCM-Schichten enthält, die jeweils eine andere Kristallisationstemperatur aufweisen, über der unteren Elektrode, und Bilden einer oberen Elektrode über dem PCM-Stapel auf. Die Kristallisationstemperatur variiert in einer aufsteigenden Reihenfolge von der unteren Elektrode zu der oberen Elektrode.

公开(公告)号：AU2021237822B2

公开(公告)日：2024-05-02

申请号：AU2021237822

申请日：2021-02-19

Applicant: IBM

Inventor： SHEN TIAN ,  XIE RUILONG ,  BREW KEVIN ,  WU HENG ,  ZHANG JINGYUN

IPC: H01L29/00

Abstract: A phase change material switch includes a phase change layer disposed on a metal liner. A gate dielectric layer is disposed on the phase change layer. A metal gate liner is disposed on the gate dielectric layer.

公开(公告)号：DE112021000643T5

公开(公告)日：2022-11-24

申请号：DE112021000643

申请日：2021-02-19

Applicant: IBM

Inventor： SHEN TIAN ,  XIE RUILONG ,  BREW KEVIN ,  WU HENG ,  ZHANG JINGYUN

IPC: H01L45/00

Abstract: Ein Phasenwechselmaterialschalter enthält eine Phasenwechselschicht, die auf einem Metall-Liner angeordnet ist. Eine Gate-Dielektrikumschicht ist auf der Phasenwechselschicht angeordnet. Ein Metall-Gate-Liner ist auf der Gate-Dielektrikumschicht angeordnet.

公开(公告)号：AU2021237822A1

公开(公告)日：2022-08-25

申请号：AU2021237822

申请日：2021-02-19

Applicant: IBM

Inventor： SHEN TIAN ,  XIE RUILONG ,  BREW KEVIN ,  WU HENG ,  ZHANG JINGYUN

IPC: H01L45/00 ,  H01L27/24

Abstract: A phase change material switch includes a phase change layer disposed on a metal liner. A gate dielectric layer is disposed on the phase change layer. A metal gate liner is disposed on the gate dielectric layer.

公开(公告)号：DE102021130399A1

公开(公告)日：2022-06-23

申请号：DE102021130399

申请日：2021-11-22

Applicant: IBM

Inventor： ZHANG JINGYUN ,  ANDO TAKASHI ,  LEE CHOONGHYUN ,  REZNICEK ALEXANDER

IPC: H01L29/78 ,  H01L21/283 ,  H01L21/336 ,  H01L29/423

Abstract: Eine Halbleiterstruktur, umfassend Nanosheet-Stapel auf einem Substrat, wobei jeder Nanosheet-Stapel sich abwechselnde Schichten eines Opfer-Halbleitermaterials und eines Halbleiterkanalmaterials aufweist, und eine kristallisierte Gate-Dielektrikumsschicht, welche die Halbleiterkanalschichten einer ersten Teilgruppe der Nanosheet-Stapel umgibt, eine Dipolschicht oben auf dem kristallisierten Gate-Dielektrikum und die Schichten des Halbleiterkanalmaterials der ersten Teilgruppe der Nanosheet-Stapel umgebend und ein durch ein diffundiertes Dipolmaterial modifiziertes Gate-Dielektrikum, welches die Halbleiterkanalschichten einer zweiten Teilgruppe der Nanosheet-Stapel umgibt. Ein Verfahren, umfassend Bilden von Nanosheet-Stapeln auf einem Substrat, wobei jeder Nanosheet-Stapel sich abwechselnde Schichten eines Opfer-Halbleitermaterials und eines Halbleiterkanalmaterials umfasst, Entfernen der Opfer-Halbleitermaterialschichten der Gruppe von Nanosheet-Stapeln, Bilden eines Gate-Dielektrikums, welches die Halbleiterkanalschichten der Nanosheet-Stapel umgibt, und Kristallisieren des Gate-Dielektrikums einer Teilgruppe der Nanosheet-Stapel.

公开(公告)号：DE112020000190B4

公开(公告)日：2024-09-26

申请号：DE112020000190

申请日：2020-01-28

Applicant: IBM

Inventor： LEE CHOONGHYUN ,  ANDO TAKASHI ,  REZNICEK ALEXANDER ,  ZHANG JINGYUN ,  HASHEMI POUYA

IPC: H10B63/00 ,  H01L21/822 ,  H01L27/088 ,  H10N70/00

Abstract: Resistive Speicherstruktur, die aufweist:einen vertikalen Fin auf einem Substrat, wobei die Seitenwände des vertikalen Fin jeweils eine {100}-Kristallfläche aufweisen;eine Hartmaske auf dem vertikalen Fin;eine Gate-Struktur auf gegenüberliegenden Seitenwänden des vertikalen Fin;eine obere Source oder einen oberen Drain auf den gegenüberliegenden Seitenwänden des vertikalen Fin;eine untere Elektrodenschicht auf der oberen Source bzw. dem oberen Drain, wobei sich die untere Elektrodenschicht auf gegenüberliegenden Seiten der Hartmaske befindet;eine erste und eine zweite mittlere resistive Schicht auf jeweiligen über die Hartmaske gegenüberliegenden Bereichen der unteren Elektrodenschicht;eine jeweilige obere Elektrodenschicht auf der ersten und der zweiten mittleren resistiven Schicht; undeinen ersten und zweiten elektrischen Kontakt zu der unteren Elektrodenschicht auf den jeweiligen über die Hartmaske gegenüberliegenden Bereichen der unteren Elektrodenschicht.

公开(公告)号：DE112020000190T5

公开(公告)日：2021-09-02

申请号：DE112020000190

申请日：2020-01-28

Applicant: IBM

Inventor： LEE CHOONGHYUN ,  ANDO TAKASHI ,  REZNICEK ALEXANDER ,  ZHANG JINGYUN ,  HASHEMI POUYA

IPC: H01L27/24 ,  H01L21/822 ,  H01L27/088 ,  H01L45/00

Abstract: Es wird eine resistive Speicherstruktur bereitgestellt. Die resistive Speicherstruktur weist einen vertikalen Fin auf einem Substrat auf, wobei die Seitenwände des vertikalen Fin jeweils eine {100}-Kristallfläche aufweisen. Die resistive Speicherstruktur weist darüber hinaus ein Fin-Templat auf dem vertikalen Fin sowie eine Gate-Struktur auf dem vertikalen Fin auf. Die resistive Speicherstruktur weist darüber hinaus eine/einen obere/oberen Source/Drain auf gegenüberliegenden Seitenwänden des vertikalen Fin sowie eine untere Elektrodenschicht auf der/dem oberen Source/Drain auf, wobei sich die untere Elektrodenschicht auf gegenüberliegenden Seiten des Fin-Templats befindet. Die resistive Speicherstruktur weist darüber hinaus eine erste mittlere resistive Schicht auf einem Bereich der unteren Elektrodenschicht, eine obere Elektrodenschicht auf der ersten mittleren resistiven Schicht sowie einen ersten elektrischen Kontakt auf einem Bereich der unteren Elektrodenschicht auf.