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公开(公告)号：FR2878067A1
公开(公告)日：2006-05-19
申请号：FR0412194
申请日：2004-11-17
Applicant: ST MICROELECTRONICS SA
Inventor： LASSEUGUETTE JEAN
Abstract: L'invention concerne un circuit de lecture d'une cellule d'une ligne de bit (BL), comprenant des premier et deuxième transistors de contrôle (N2, N1) respectivement de la ligne de bit et d'une ligne de référence, un transistor de référence (P1) relié au deuxième transistor de contrôle et un transistor de recopie (P2) du courant de référence relié au premier transistor de contrôle, pour comparer le courant (Ibit) de la ligne de bit et le courant de référence (Iref), caractérisé en ce qu'un premier transistor intermédiaire (P4) est connecté au transistor de recopie en parallèle du premier transistor de contrôle, et en ce qu'un deuxième transistor intermédiaire (P5) est connecté entre la grille et le drain du transistor de référence (P1) en parallèle du deuxième transistor de contrôle, des transistors de polarisation (N4, N5) étant reliés en série respectivement aux transistors intermédiaires pour superposer un courant (Ipol) au courant de référence.
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公开(公告)号：FR2867893A1
公开(公告)日：2005-09-23
申请号：FR0402818
申请日：2004-03-18
Applicant: ST MICROELECTRONICS SA
Inventor： LASSEUGUETTE JEAN , DRAY CYRILLE , BARASINSKI SEBASTIEN
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Patent Agency Ranking
公开(公告)号：FR2871921A1
公开(公告)日：2005-12-23
申请号：FR0406532
申请日：2004-06-16
Applicant: ST MICROELECTRONICS SA
Inventor： DRAY CYRILLE , BARASINSKI SEBASTIEN , LASSEUGUETTE JEAN , FREY CHRISTOPHE , FOURNEL RICHARD
Abstract: L'invention concerne un dispositif de mémoire, comprenant au moins une ligne d'écriture segmentée (10) formée d'au moins un segment d'écriture, dotée de moyens de programmation (90), lesdits moyens de programmation (90) étant commandés par des moyens d'adressage de ligne (190) en mode écriture dudit dispositif de mémoire, pour programmer au moins une cellule mémoire (30) couplée à ladite ligne d'écriture segmentée, une ligne de bit de lecture (150) étant reliée à un circuit de lecture (110) pour lire le contenu de ladite cellule en mode lecture dudit dispositif de mémoire, caractérisé en ce que ladite ligne de bit de lecture coopère en mode écriture avec lesdits moyens d'adressage de ligne pour commander lesdits moyens de programmation de ladite ligne d'écriture segmentée.
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公开(公告)号：FR2838256A1
公开(公告)日：2003-10-10
申请号：FR0204303
申请日：2002-04-08
Applicant: ST MICROELECTRONICS SA
Inventor： FOURNEL RICHARD , LASSEUGUETTE JEAN , SCHOELLKOPF JEAN PIERRE
Abstract: The component (C) comprises several complementary MOS transistors implemented or complementary substrates whereon the substrate potentials (VPWELL, VNWELL) are applied. The component (C) is put in waiting mode by decreasing the higher potential and increasing the lowre potential while the substrate potentials remain unchanged. The integrated circuit comprises the component (C), where the first potential of substrate (VDD0 or VSS0) is applied on a substrate of the first type component, and a potential limiter (R1) provides the component (C) as a substrate (VDD0 or VSS0), or the first limited potential (VDD1 or VSS1). The second potential of substrate (VSS0 or GND0) is applied to a substrate of the second type (p or n), and a potential limiter (R2) provides the supply potential (VSS or VDD), which is equal to the second potential of substrate (VSS0 or VDD0), or the second limited potential (VSS1 or VDD1). The potential limiter (R1) comprises a transistor (P0) whose source and substrate receive the first potential of substrate (VDD0), the gate receives a control signal (/REGUL) representative of the mode of functioning, and the first supply potential (VDD) is produced on the drain of the transistor; a transistor (N3) whose drain is connected to the source of the transistor (P0), and the source is connected to the gate by the intermediary of an inverter (11). The potential limiter (R2) comprises a transistor (N0) whose source and substrate receive the second potential of substrate (VSS0), the gate receives a control signal (REGUL), and the second supply potential (VSS) is produced on the drain of the transistor; and a transistor (P3) whose drain is connected to the source of the transistor (N0), and the source is connected to the gate by the intermediary of an inverter (I2).
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公开(公告)号：DE602005021192D1
公开(公告)日：2010-06-24
申请号：DE602005021192
申请日：2005-10-12
Applicant: ST MICROELECTRONICS SA
Inventor： CANDELIER PHILIPPE , LASSEUGUETTE JEAN , FOURNEL RICHARD
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公开(公告)号：FR2878067B1
公开(公告)日：2007-01-26
申请号：FR0412194
申请日：2004-11-17
Applicant: ST MICROELECTRONICS SA
Inventor： LASSEUGUETTE JEAN
Abstract: The circuit has intermediate PMOS transistors (P4, P5) connected to recopying and reference transistors (P2, P1) of a current mirror circuit, parallel to control transistors (N2, N1) respectively. The gates of the transistors (P4, P5) are connected to a fixed potential. Polarization NMOS transistors, whose gates are connected to a constant polarization potential, are connected in series respectively to the transistors (P4, P5). An independent claim is also included for an integrated circuit comprising a semiconductor memory cell reading circuit.
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公开(公告)号：FR2877143A1
公开(公告)日：2006-04-28
申请号：FR0411360
申请日：2004-10-25
Applicant: ST MICROELECTRONICS SA
Inventor： CANDELIER PHILIPPE , LASSEUGUETTE JEAN , FOURNEL RICHARD
Abstract: L'invention a pour objet de proposer une cellule de mémoire de type SRAM capable de mémoriser de manière non volatile une donnée. Une cellule de mémoire comporte deux inverseurs 20 et 21 montés tête-bêche pour mémoriser un bit. Chaque inverseur 20 ou 21 comporte un transistor 24 ou 26 d'un premier type et un transistor 25 ou 27 d'un second type. La concentration de porteurs dans le canal de conduction du transistor 24 du premier type de l'un des inverseurs 20 est différente de la concentration de porteurs dans le canal de conduction du transistor 26 du premier type de l'autre des inverseurs 21 de sorte que les inverseurs aient des tensions de seuil différentes.
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