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    PROCEDE DE CONTROLE DU CLAQUAGE D'UN ANTIFUSIBLE
    1.
    发明专利
    PROCEDE DE CONTROLE DU CLAQUAGE D'UN ANTIFUSIBLE 未知

    公开(公告)号：FR2990291A1

    公开(公告)日：2013-11-08

    申请号：FR1254049

    申请日：2012-05-03

    Applicant: ST MICROELECTRONICS SA

    Inventor： CANDELIER PHILIPPE ,  DAMIENS JOEL ,  LEROUX ELISE

    IPC: G11C17/18

    Abstract: L'invention concerne un procédé de contrôle du claquage d'un antifusible formé sur un substrat semiconducteur comprenant les étapes suivantes : application d'une tension de programmation (HV) ; détection d'un instant de claquage (T1) ; et interruption de l'application de la tension de programmation à un instant suivant l'instant de claquage d'une durée de post-claquage (T2).

    DISPOSITIF SECURISE DE MEMOIRE DU TYPE PROGRAMMABLE UNE FOIS
    3.
    发明专利
    DISPOSITIF SECURISE DE MEMOIRE DU TYPE PROGRAMMABLE UNE FOIS 未知

    公开(公告)号：FR2929750A1

    公开(公告)日：2009-10-09

    申请号：FR0852353

    申请日：2008-04-08

    Applicant: ST MICROELECTRONICS SA

    Inventor： CANDELIER PHILIPPE ,  GENDRIER PHILIPPE ,  DAMIENS JOEL ,  LE ROUX ELISE

    IPC: G11C17/12 ,  G11C17/16

    Abstract: Le circuit intégré comprend un dispositif de mémoire du type électriquement programmable de façon irréversible comportant plusieurs cellules-mémoires, chaque cellule-mémoire (CL) comportant une zone diélectrique (DX) disposée entre une première électrode et une deuxième électrode électriquement couplée à un transistor. Le dispositif de mémoire comporte en outre au moins un premier moyen de liaison électriquement conducteur (PML1), électriquement couplé aux premières électrodes (E1) d'au moins deux cellules-mémoires, ces deux premières électrodes (E1) étant destinées à être couplées à une même tension de polarisation (HV), le premier moyen de liaison (PML1) étant disposé sensiblement dans le même plan que les premières électrodes (E1) de ces deux cellules-mémoires.

    4.
    发明专利
    未知

    公开(公告)号：DE60301119T2

    公开(公告)日：2006-06-01

    申请号：DE60301119

    申请日：2003-12-08

    Applicant: ST MICROELECTRONICS SA

    Inventor： FOURNEL RICHARD ,  VINCENT EMMANUEL ,  BRUYERE SYLVIE ,  CANDELIER PHILIPPE ,  JACQUET FRANCOIS

    IPC: G11C17/14 ,  G11C14/00

    Abstract: The memory cell (10) comprises two inverter circuits (14,16) interconnected between the data nodes (N1,N2) so to form a memory circuit (12), two programming transistors (28,30) for implementing an irreversible degradation of the gate oxide layers of transistors (18,18'), and two transistors (32,34) for implementing the functioning of the memory cell after programming. Each inverter circuit (14,16) comprises supplementary MOS transistors (18,20;18',20') connected in series between a supply voltage source (VDD) and the ground circuit (22). Each inverter circuit comprises a p-MOS transistor (18,18') and an n-MOS transistor (20,20'), and the data nodes (N1,N2) are formed between the two transistors, n-MOS and p-MOS. The degraded MOS transistor is a transistor with thin gate oxide layer (GO1). The oxide layer is degraded at least locally so to obtain a variation of current through the transistor at the time of reading the cell. The programming transistors (28,30), or the diodes, are connected between the programming control line (PROG) and the transistors of the inverter circuits. The n-MOS programming transistors (28,30) ensure a selective connection of the gates of the transistors (18,18') to a programming voltage (VREF) at a level sufficient to cause the degradation of the gate oxide layers of the transistors. The inverter circuits are interconnected by the intermediary of a n-MOS transistor (32,34) connected to the control line (SRAM) of functioning the cell as the SRAM cell. The drain and the source electrodes of the transistors (32,34) are connected to the gates of the transistors of the inverter circuits.

    PROCEDE DE DETECTION ET DE CORRECTION D'ERREURS POUR UNE MEMOIRE ET CIRCUIT INTEGRE CORRESPONDANT
    5.
    发明专利
    PROCEDE DE DETECTION ET DE CORRECTION D'ERREURS POUR UNE MEMOIRE ET CIRCUIT INTEGRE CORRESPONDANT 未知

    公开(公告)号：FR2875352A1

    公开(公告)日：2006-03-17

    申请号：FR0409650

    申请日：2004-09-10

    Applicant: ST MICROELECTRONICS SA

    Inventor： GENDRIER PHILIPPE ,  CANDELIER PHILIPPE ,  FOURNEL RICHARD

    IPC: H03M13/05 ,  G06F11/10 ,  H03M13/09 ,  H03M13/19 ,  H03M13/35 ,  H03M13/37

    Abstract: La mémoire stocke des blocs-codes comportant des données d'informations et des données de contrôle. Le procédé comprend une lecture de chaque élément d'un bloc-code comportant une comparaison du courant délivré par la cellule-mémoire stockant cet élément avec un courant de référence, et un décodage du bloc-code ainsi lu délivrant une information représentative du nombre d'erreurs dans le bloc-code lu. En présence d'un nombre d'erreurs supérieur à un,a) on modifie la valeur du courant de référence (Iref) d'un pas choisi, etb) on effectue de nouveau une lecture et un décodage du bloc-code de façon à obtenir une nouvelle information d'erreur, eton réitère éventuellement les phases a) et b) jusqu'à obtenir un nombre final d'erreurs au plus égal à un.En variante on peut modifier dans l'étape a) l'instant d'enregistrement des données lors de l'opération de lecture.

    6.
    发明专利
    未知

    公开(公告)号：FR2787922B1

    公开(公告)日：2002-06-28

    申请号：FR9816582

    申请日：1998-12-23

    Applicant: ST MICROELECTRONICS SA

    Inventor： CANDELIER PHILIPPE ,  SCHOELLKOPF JEAN PIERRE

    IPC: G11C11/404 ,  H01L21/8246 ,  H01L27/112 ,  H01L27/115

    Abstract: The proposed memory cell on the basis of complementary metal-oxide semiconductor (CMOS) technology comprises a capacitor (C) associated in series with an asymmetric programming transistor (T) having the drain region which is weakly doped and of greater thickness than that of the source (s). The series connection of the capacitor (C) and the transistor (T) is between terminals of a voltage supply, the positive voltage terminal (13) and the ground. The gate (g) of transistor (T) is connected for an input of the selection signal, and the capacitor (C) with terminals (1,2) is connected between the positive voltage terminal (13) and the drain of transistor. The first electrode (2) of the capacitor (C) is constituted by the drain region. The capacitor (C) is formed in an oxide layer constituting the gate of transistors. The second electrode (1) of the capacitor (C) is connected to the positive voltage terminal to receive in reading or decoding a relatively low potential (Vdd), and in programming a relatively high potential (Vprog). The transistor (T) and the capacitor (C) are dimensioned so that, in the course of a programming cycle and for a non-selected cell, the voltage of the capacitor remains below the breakdown voltage, when currents in the capacitor and the transistor are in balance. The transistor (T) is dimensioned to limit the current in the selected cell, which allows the breakdown in the oxide layer constituting the capacitor (C). The manufacturing process for the memory cell of anti fusible type employing the CmOS technology, consists in the formation of the regions of the drain of the asymmetric transistors with p-type conductivity channels, and simultaneously a well for receiving the MOS transistors with n-type conductivity channels. In an embodiment of the memory cell in an architecture with a stage for differential reading, the circuit comprises two proposed memory cells connected by two NMOS transistors to the same reading amplifier, which comprises two inverters in antiparallel connection and two output inverters.

    Mémoire de puce électronique
    8.
    发明专利
    Mémoire de puce électronique 未知

    公开(公告)号：FR3091017A1

    公开(公告)日：2020-06-26

    申请号：FR1873848

    申请日：2018-12-21

    Applicant: ST MICROELECTRONICS SA

    Inventor： DENORME STÉPHANE ,  CANDELIER PHILIPPE

    IPC: H01L27/115 ,  G06F7/58 ,  H04L9/10

    Abstract: Mémoire de puce électronique La présente description concerne un dispositif (500) comprenant : des points mémoire (502_1, 502_2) à programmation irréversible, chacun comprenant une première zone semiconductrice (214_1, 214_2) et une grille (210_1, 210_2) située sur la première zone : une région conductrice (510) définissant les grilles des points mémoire ; et des première (232_1) et deuxième (232_2) régions semiconductrices situées respectivement de part et d'autre de l'aplomb de ladite région conductrice (510), les premières zones (214_1, 214_2) étant en contact alternativement avec les première (232_1) et deuxième (232_2) régions. Figure pour l'abrégé : Fig. 5

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