公开(公告)号：KR1020020048119A

公开(公告)日：2002-06-22

申请号：KR1020000077409

申请日：2000-12-16

Applicant: 삼성전자주식회사

Inventor： 박태서 ,  강호규 ,  안동호 ,  박문한

IPC: H01L21/76

CPC classification number: H01L21/76229

Abstract: PURPOSE: A formation method of a Shallow Trench Isolation(STI) of semiconductor devices is provided to prevent a leakage current path and a stress by selectively removing an oxidation preventing liner. CONSTITUTION: A first and a second trenches(106a,106b) are formed on selective regions of a substrate(100). An oxidation preventing liner(110) is formed on a sidewall oxide(108), thereby reducing a stress at A1 region. A mask(112) is formed on the entire surface of the resultant structure. Then, a photoresist pattern(114) is formed to expose the mask(112) in the second trench(106b) region. The mask(112) is patterned to the photoresist pattern(114) type and then, the photoresist pattern(114) is removed. The oxidation preventing liner(110) is etched with the same shape of the mask(112). At this point, the electron trap medium is removed, thereby reducing an electron trap at the edge portion of the STI. Then, an insulating layer is formed on the resultant structure to bury the first and second trenches(106a,106b).

Abstract translation: 目的：提供半导体器件的浅沟槽隔离（STI）的形成方法，以通过选择性地去除防氧化衬里来防止漏电流路径和应力。 构成：在衬底（100）的选择区上形成第一和第二沟槽（106a，106b）。 在侧壁氧化物（108）上形成氧化防止衬垫（110），由此减小A1区域的应力。 在所得结构的整个表面上形成掩模（112）。 然后，形成光致抗蚀剂图案（114）以暴露第二沟槽（106b）区域中的掩模（112）。 将掩模（112）图案化为光致抗蚀剂图案（114）型，然后去除光致抗蚀剂图案（114）。 氧化防止衬垫（110）用相同形状的掩模（112）蚀刻。 此时，除去电子捕获介质，从而减少STI边缘部分的电子陷阱。 然后，在所得结构上形成绝缘层，以埋置第一和第二沟槽（106a，106b）。

公开(公告)号：KR1020010109544A

公开(公告)日：2001-12-12

申请号：KR1020000029064

申请日：2000-05-29

Applicant: 삼성전자주식회사

Inventor： 박태서 ,  박문한

IPC: H01L21/76

Abstract: 본 발명은 반도체 장치에서 트렌치형 소자분리막의 형성 방법에 관한 것이다. 반도체 기판에 트렌치를 형성한 후 제 1 열산화막 및 실리콘 질화막을 차례로 형성한다. 실리콘 질화막이 형성된 반도체 기판 전면에 트렌치를 완전히 채우도록 폴리실리콘막을 형성한 후 평탄화 식각한다. 트렌치 영역의 폴리실리콘막 상부면에 제 2 열산화막을 성장시키고, 반도체 기판에 잔류하는 실리콘 질화막 및 제 1 열산화막을 제거하면 소자분리막이 완성된다. 이와 같은 제조 방법에 의하면, 트렌치 내부를 갭 필링 특성이 우수한 폴리실리콘막으로 채우고 상부에는 열산화막을 형성하므로, 트렌치의 종횡비가 큰 경우에도 트렌치 내부를 보이드 없이 완전히 채울 수 있게 된다.

公开(公告)号：KR100275732B1

公开(公告)日：2000-12-15

申请号：KR1019980018531

申请日：1998-05-22

Applicant: 삼성전자주식회사

Inventor： 홍수진 ,  박문한

IPC: H01L21/76

CPC classification number: H01L21/76224 ,  H01L21/823481

Abstract: PURPOSE: A method for forming a trench type isolation layer using annealing is provided to prevent lowering of a characteristic of a gate oxide layer by removing pollutants. CONSTITUTION: A mask layer for exposing a field region is formed on a semiconductor substrate(40). A trench(46) is formed on the field region of the semiconductor substrate(40). The first oxide layer is formed on the semiconductor substrate(40) including the trench(46). The second oxide layer is formed on the first oxide layer. The first annealing process for the semiconductor substrate(40) is performed. An isolation layer(52) is formed at the trench(46) by flattening the second and the first oxide layers. The first and the second oxide layers are removed from both sides of the trench(46). The second annealing process for the semiconductor substrate(40) is performed. A gate oxide layer(54) is formed on an active region of the semiconductor substrate(40).

Abstract translation: 目的：提供一种使用退火形成沟槽型隔离层的方法，以防止通过去除污染物降低栅氧化层的特性。 构成：在半导体衬底（40）上形成用于暴露场区的掩模层。 在半导体衬底（40）的场区上形成沟槽（46）。 第一氧化物层形成在包括沟槽（46）的半导体衬底（40）上。 第二氧化物层形成在第一氧化物层上。 执行半导体衬底（40）的第一退火工艺。 通过使第二氧化物层和第一氧化物层平坦化，在沟槽（46）形成隔离层（52）。 从沟槽（46）的两侧去除第一和第二氧化物层。 执行半导体衬底（40）的第二退火工艺。 在半导体衬底（40）的有源区上形成栅氧化层（54）。

公开(公告)号：KR100261018B1

公开(公告)日：2000-08-01

申请号：KR1019970048828

申请日：1997-09-25

Applicant: 삼성전자주식회사

Inventor： 신유균 ,  박태서 ,  박문한 ,  이한신

IPC: H01L21/28

CPC classification number: H01L21/76224 ,  Y10S148/05

Abstract: PURPOSE: A method for forming a trench isolation of a semiconductor device is provided to recover a damage layer generated during forming a trench, and to form a denuded zone of oxygen free, and thus to improve a junction leakage current characteristics. CONSTITUTION: A semiconductor substrate, where a thermal oxide(18) is formed, has a damage layer(17) generated during forming a trench(16), and also has an oxygen impurity(20) in the semiconductor substrate itself. The oxygen impurity is included in the semiconductor substrate during fabricating the semiconductor substrate. Therefore, the damage generated during forming the trench and the oxygen impurity included in the semiconductor substrate are removed by performing a thermal annealing of the semiconductor substrate. The thermal annealing is formed under an N2 ambient or an Ar ambient condition with the temperature from 1000 to 1200 deg.C for about 1-8 hours. Then, the damage layer is recovered and a denuded zone where the oxygen impurity is removed is formed in the semiconductor substrate.

Abstract translation: 目的：提供一种用于形成半导体器件的沟槽隔离的方法，以回收在形成沟槽期间产生的损伤层，并形成无氧的剥离区，从而改善结漏电流特性。 构成：形成热氧化物（18）的半导体衬底具有在形成沟槽（16）期间产生的损伤层（17），并且在半导体衬底本身中也具有氧杂质（20）。 在制造半导体衬底期间，氧杂质包含在半导体衬底中。 因此，通过进行半导体衬底的热退火来除去在形成沟槽期间产生的损伤和包含在半导体衬底中的氧杂质。 热退火在N2环境或Ar环境条件下在1000至1200℃的温度下形成约1-8小时。 然后，恢复损伤层，在半导体衬底中形成除去氧杂质的剥离区域。

公开(公告)号：KR1019990081303A

公开(公告)日：1999-11-15

申请号：KR1019980015152

申请日：1998-04-28

Applicant: 삼성전자주식회사

Inventor： 홍석훈 ,  박문한 ,  홍수진 ,  신유균

IPC: H01L21/78

Abstract: 반도체 장치의 트렌치(trench) 소자 분리 형성 방법을 개시한다. 본 발명은 반도체 기판에 트렌치를 형성하고, 트렌치의 내벽에 산화 공정 등으로 희생 산화막을 형성한다. 이후에, 희생 산화막을 제거하여 트렌치 내벽의 손상을 큐어링(curing)한다. 다음에, 희생 산화막이 제거된 트렌치 내벽에 완화막(buffered layer)을 형성한다. 이후에, 완화막 상에 트렌치를 채우는 소자 분리막(isolation layer)을 형성한다.

公开(公告)号：KR1019990076105A

公开(公告)日：1999-10-15

申请号：KR1019980010790

申请日：1998-03-27

Applicant: 삼성전자주식회사

Inventor： 박문한

IPC: H01L21/76

Abstract: 반도체기판의 스트레스를 최소화하여 소자의 신뢰성을 향상시킬 수 있는 트렌치 소자분리 방법에 대해 개시되어 있다. 이 방법은, 반도체기판의 비활성영역에 소정 깊이의 트렌치를 형성하는 단계와, 트렌치의 내벽에 50Å 이하의 얇은 캐핑층을 형성하는 단계와, 트렌치의 내부를 절연물질로 매립하는 단계와, 트렌치의 내부에 매립된 절연물질을 치밀화시키는 단계와, 절연물질의 표면을 평탄화하는 단계, 및 활성영역의 반도체기판을 노출시키는 단계를 포함하는 것을 특징으로 한다.

公开(公告)号：KR100161430B1

公开(公告)日：1999-02-01

申请号：KR1019950028484

申请日：1995-08-31

Applicant: 삼성전자주식회사

Inventor： 박문한

IPC: H01L21/76

CPC classification number: H01L21/76232

Abstract: 스페이서를 이용한 트렌치 형성방법에 대해 기재되어 있다.
이는, 반도체기판 상에 패드산화막 및 제1 마스크층을 차례로 적층하는 제1 공정, 제1 마스크층 및 패드산화막을 부분적으로 식각하여 비활성영역의 반도체기판을 노출시키는 제2 공정, 결과물 상에, 트렌치를 형성하기 위한 소정의 식각공정에 대해 반도체기판과 같은 식각율을 갖는 물질을 도포하여 제2 마스크층을 형성하는 제3 공정 및 제2 마스크층 및 반도체기판에 대해 동시에 이방성 식각을 실시함으로써 상단이 라운드된 트렌치를 형성하는 제4 공정을 포함하는 것을 특징으로 한다.
따라서, 간단한 공정으로 상단이 라운드된 트렌치를 형성할 수 있다.

公开(公告)号：KR1019970072297A

公开(公告)日：1997-11-07

申请号：KR1019960011290

申请日：1996-04-15

Applicant: 삼성전자주식회사

Inventor： 박문한 ,  신유균

IPC: H01L21/76

Abstract: 반도체 장치의 소자분리막 형성 방법에 대해 기재되어 있다. 이는, 반도체기판 상에 형성된 식각패턴을 이용하여 트렌치를 형성하는 단계, 트렌치 내부를 절연물질층으로 채우는 단계, 트렌치가 절연물질층으로 채워져 있는 결과물 기판 전면을 산화 분위기에 노출시킴으로써 트렌치 내벽과 절연물질층 사이에 보충산화막을 형성하는 단계 및 식각패턴을 제거하는 단계를 포함하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 트렌치의 가장자리부의 프로파일을 개선할 수 있고, 트렌치 가장자리부가 노출되는 것을 방지할 수 있다.

公开(公告)号：KR1019970072225A

公开(公告)日：1997-11-07

申请号：KR1019960012004

申请日：1996-04-19

Applicant: 삼성전자주식회사

Inventor： 김성의 ,  박문한

IPC: H01L21/60

Abstract: 반도체장치의 소자분리 영역 형성방법이 개시되어 있다. 본 발명은 반도체기판 상에 반도체기판의 소정영역을 노출시키는 제1절연막 패턴 및 제2절연막 패턴을 형성하는 단계와 상기 노출된 반도체기판을 일정깊이만큼 식각하여 트렌치 영역을 형성하는 단계와 상기 제2절연막 패턴을 등방성 식각하여 상기 트렌치 영역의 주변부의 제1절연막 패턴을 일정 폭 만큼 노출시키는 단계와 상기 결과물 전면에 상기 트렌치 영역을 채우는 제3절연막을 형성하는 단계와 상기 등방성 시각된 제2절연막 패턴이 노출될 때까지 상기 제3절연막을 평탄화하는 단계와 상기 노출된 제2절연막 패턴을 제거하여 그 아래의 제1절연막 패턴을 노출시키는 단계와 상기 노출된 제1절연막 패턴을 제거시킴과 동시에 상기 평탄화된 제3절연막을 일정량 식각하므로써, 상기 트렌치 영역 양 옆의 반도체기판을 노출시킴과 동시에 상기 반 도체 기판과 표면단차가 존재하지 않는 제3절연막 패턴으로 이루어진 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 소자분리 영역 형성방법을 제공한다. 본 발명에 의하면, 트렌치 영역 가장자리에 표면단차가 형성되는 않는 소자분리막을 형성할 수 있으므로, 트랜지스터의 게이트 산화막 내압 및 서브쓰레숄드 영역에서의 누설전류 특성을 크게 개선시킬 수 있다.

公开(公告)号：KR1019970009974B1

公开(公告)日：1997-06-19

申请号：KR1019930032280

申请日：1993-12-31

Applicant: 삼성전자주식회사

Inventor： 이래인 ,  박문한 ,  김영옥 ,  오관영

IPC: H01L21/304

Abstract: A method of fabricating a semiconductor device includes the steps of forming a polysilicon layer and refractory metal silicide layer on a lower structure formed on a semiconductor substrate, dry-etching the polysilicon layer and refractory metal silicide layer to form a polysilicon layer pattern and refractory silicide layer pattern, and performing heat treatment to remove by-products generated during the dry etching process.

Abstract translation: 制造半导体器件的方法包括以下步骤：在半导体衬底上形成的下部结构上形成多晶硅层和难熔金属硅化物层，干蚀刻多晶硅层和难熔金属硅化物层以形成多晶硅层图案和难熔硅化物 并且进行热处理以除去在干蚀刻工艺期间产生的副产物。