公开(公告)号：KR1020080047489A

公开(公告)日：2008-05-29

申请号：KR1020060117280

申请日：2006-11-25

Applicant: 삼성전자주식회사

Inventor： 박창모 ,  박원호 ,  민홍국 ,  박성규

IPC: H01L21/8246 ,  H01L27/112

CPC classification number: H01L27/11253 ,  H01L21/266

Abstract: A method for fabricating a mask ROM(read only memory) is provided to smoothly adjust the projection range of ion implantation during an AGP(after gate programming) process by etching a gate to a predetermined height before an ion implantation process for data programming. A gate insulation layer(20) can be formed on a semiconductor substrate(10). A plurality of gates(30) are formed on a semiconductor substrate. A photoresist pattern exposing a part of the plurality of gates is formed. The gate positioned in a region exposed by the photoresist pattern is etched to a predetermined height. Impurity ions for data programming are implanted into a portion under the etched gate. A source/drain region can be formed in the semiconductor substrate.

Abstract translation: 提供一种用于制造掩模ROM（只读存储器）的方法，以在AGP（栅极编程）之后通过在用于数据编程的离子注入处理之前将栅极蚀刻到预定高度来平滑地调整离子注入的投影范围。 可以在半导体衬底（10）上形成栅绝缘层（20）。 多个栅极（30）形成在半导体衬底上。 形成露出多个栅极的一部分的光致抗蚀剂图案。 位于由光致抗蚀剂图案曝光的区域中的栅极被蚀刻到预定高度。 用于数据编程的杂质离子注入蚀刻栅极下方的一部分。 源极/漏极区域可以形成在半导体衬底中。

公开(公告)号：KR1020080027087A

公开(公告)日：2008-03-26

申请号：KR1020060092544

申请日：2006-09-22

Applicant: 삼성전자주식회사

Inventor： 박원호

IPC: G06F13/14 ,  G06F12/00 ,  G06F13/00

Abstract: A graphic processing apparatus for reducing transaction of a system bus and a data processing system using the same are provided to store bitmap image at an embedded memory, to extract the bitmap image from the embedded memory, to store processing result data and to perform graphic processing. A data processing system comprises a graphic processor(200), a system bus(300), a memory controller(500), a system memory(600), a transformation processing module(100). The system memory(600) stores bitmap image. The transformation processing module(100) extracts the bitmap image from the system memory(600) and performs image transformation processing. The graphic processor(200), which consists of a graphic processor core(210), a source block controller(220), a source memory interface(230), a pattern block controller(240), a pattern memory interface(250), a destination reading block controller(260), a destination writing block controller(270), a variance system memory controller(280) and a variance system memory(290), embeds distributed system memories, receives the transformed bitmap image from the transformation processing module(100), stores the received transformed bitmap image at the distributed system memories, and performs graphic transformation processing for the bitmap image stored at the distributed system memories.

Abstract translation: 提供一种用于减少系统总线的事务的图形处理装置和使用其的数据处理系统，以将位图图像存储在嵌入式存储器中，从嵌入式存储器中提取位图图像，以存储处理结果数据并执行图形处理 。 数据处理系统包括图形处理器（200），系统总线（300），存储器控制器（500），系统存储器（600），变换处理模块（100）。 系统存储器（600）存储位图图像。 变换处理模块（100）从系统存储器（600）中提取位图图像，进行图像变换处理。 图形处理器（200），其由图形处理器核心（210），源块控制器（220），源存储器接口（230），模式块控制器（240），模式存储器接口（250） 目的地读取块控制器（260），目的地写入块控制器（270），方差系统存储器控制器（280）和方差系统存储器（290），嵌入分布式系统存储器，从变换处理模块 （100）将接收到的变换后的位图图像存储在分布式系统存储器中，对分布式系统存储器中存储的位图图像进行图形变换处理。

公开(公告)号：KR1020080015589A

公开(公告)日：2008-02-20

申请号：KR1020060077117

申请日：2006-08-16

Applicant: 삼성전자주식회사

Inventor： 박지훈 ,  김광태 ,  박원호 ,  유태광 ,  홍은미

IPC: H01L21/8247

Abstract: A method of fabricating a flash memory device is provided to increase a coupling ratio of a floating gate and a control gate by forming the floating gate in a U-shape. A semiconductor substrate(10) is prepared, the substrate having an isolation region defining an active region, an isolation film(20) burying a trench(12) of the isolation region and protruding upwardly from the active region and a tunnel oxide layer(30) on the active region. A conductive layer is formed to cover the isolation film and the tunnel oxide layer, thereby removing a step height. The conductive layer is patterned to form a U-shaped floating gate(40). The trench is formed by forming and patterning a pad oxide layer and a pad nitride layer and then etching the substrate using the layers as a mask.

Abstract translation: 提供一种制造闪速存储器件的方法，通过将浮动栅极形成U形来增加浮动栅极和控制栅极的耦合比。 准备半导体衬底（10），衬底具有限定有源区的隔离区，隔离膜（20），其埋置隔离区的沟槽（12）并从有源区向上突出，并且隧道氧化物层（30 ）在活动区域​​。 形成导电层以覆盖隔离膜和隧道氧化物层，从而去除台阶高度。 将导电层图案化以形成U形浮动栅极（40）。 通过形成和图案化衬垫氧化物层和衬垫氮化物层，然后使用这些层作为掩模来蚀刻衬底来形成沟槽。

公开(公告)号：KR1020070064905A

公开(公告)日：2007-06-22

申请号：KR1020050125499

申请日：2005-12-19

Applicant: 삼성전자주식회사

Inventor： 강상우 ,  한정욱 ,  박원호 ,  박성우

IPC: H01L27/115

Abstract: A method for fabricating an EEPROM is provided to reduce the width of an active region and a wordline by forming a tunnel insulation layer in a smaller area than an area that can be defined by a photolithography process. An isolation layer for defining an active region is formed in a semiconductor substrate(150), and a gate insulation layer(154), a hard mask layer and an ARC(anti-reflective coating) are sequentially formed on the active region. A first photoresist pattern is formed which has a first opening to which a part of the ARC is exposed. The first photoresist pattern is reflowed to reduce the width of the first opening. The ARC and the hard mask layer are etched by using the first photoresist pattern as an etch mask to form a second opening to which the gate insulation layer is exposed. The first photoresist pattern is removed. The gate insulation layer is isotropically wet-etched to form a tunneling opening by using the hard mask layer as an etch mask. The hard mask layer and the ARC are removed. A tunnel insulation layer(166) is formed in the tunneling opening. Impurities are implanted through the gate insulation layer exposed to the second opening.

Abstract translation: 提供了一种用于制造EEPROM的方法，通过在比通过光刻工艺限定的区域更小的区域中形成隧道绝缘层来减小有源区和字线的宽度。 在半导体衬底（150）中形成用于限定有源区的隔离层，并且在有源区上依次形成栅极绝缘层（154），硬掩模层和ARC（抗反射涂层）。 形成第一光致抗蚀剂图案，其具有暴露ARC的一部分的第一开口。 第一光致抗蚀剂图案被回流以减小第一开口的宽度。 通过使用第一光致抗蚀剂图案作为蚀刻掩模来蚀刻ARC和硬掩模层，以形成暴露栅极绝缘层的第二开口。 去除第一光致抗蚀剂图案。 栅极绝缘层通过使用硬掩模层作为蚀刻掩模进行各向同性地湿式蚀刻以形成隧道开口。 去除硬掩模层和ARC。 在隧道开口中形成隧道绝缘层（166）。 通过暴露于第二开口的栅绝缘层植入杂质。

公开(公告)号：KR1020070040581A

公开(公告)日：2007-04-17

申请号：KR1020050096087

申请日：2005-10-12

Applicant: 삼성전자주식회사

Inventor： 박지훈 ,  박원호 ,  김영호

IPC: H01L21/76

Abstract: 본 발명은 반도체 소자의 제조 방법을 제공한다. 이 방법에 따르면, 먼저 반도체 기판 상에 패드 산화막 패턴 및 패드 질화막 패턴을 형성하여 소자분리 영역에 해당하는 반도체 기판 부위를 노출한다. 반도체 기판의 노출된 부위를 식각하여 트렌치를 형성하고, 트렌치 내면에 라이너 산화막 및 라이너 질화막을 순차적으로 형성한다. 트렌치의 내부를 채우는 갭필 절연막을 형성하고 갭필 절연막을 평탄하게 연마하여 소자분리막을 형성한다. 패드 질화막 패턴 및 패드 산화막 패턴을 제거하여 반도체 기판 및 라이너 질화막을 노출한 후, 라디칼 산화로 게이트 산화막을 형성한다. 게이트 도전막을 증착하고 패터닝하여 게이트 패턴을 형성함으로써, 반도체 소자를 제조할 수 있다. 이에 따라, 트렌치 내벽에서 발생하는 응력을 억제하면서, 임계 전압값의 변화를 방지할 수 있는 라이너 질화막을 형성함으로써, 간단한 공정으로 품질이 우수한 반도체 소자를 생산할 수 있는 반도체 소자 제조 방법을 제공할 수 있다.
라이너 질화막, STI, 소자분리막, 라디칼 산화, 게이트 산화막

公开(公告)号：KR100673018B1

公开(公告)日：2007-01-24

申请号：KR1020050120606

申请日：2005-12-09

Applicant: 삼성전자주식회사

Inventor： 김영호 ,  김용태 ,  박원호 ,  김경환 ,  박지훈

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/0207 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11524 ,  H01L21/28273

Abstract: An EEPROM(Electrically Erasable Programmable Read Only Memory) and a method of manufacturing the same are provided to prevent dopants from penetrating into an outer active region and to increase a cell coupling ratio of the EEPROM by varying the distance between an opening portion and an active region according to the width of an isolation pattern. An isolation pattern(110) for defining active regions(IACT,OACT) is formed on a semiconductor substrate, wherein the substrate includes a memory transistor region and a select transistor region. A gate insulating layer with a tunnel region is formed on the active regions. A first conductive layer is formed thereon. Opening portions for exposing the isolation pattern to the outside are formed on the resultant structure by patterning selectively the first conductive layer. The distance between the opening portion and the active region is capable of being varied according to the width of the isolation pattern.

Abstract translation: 提供EEPROM（电可擦除可编程只读存储器）及其制造方法，以防止掺杂剂渗透到外部有源区域中，并且通过改变开口部分和活性物质之间的距离来增加EEPROM的电池耦合比 区域根据隔离图案的宽度。 在半导体衬底上形成用于限定有源区（IACT，OACT）的隔离图案（110），其中衬底包括存储晶体管区域和选择晶体管区域。 在有源区上形成具有隧道区的栅极绝缘层。 在其上形成第一导电层。 通过对第一导电层选择性地构图，在所得结构上形成用于将隔离图案暴露于外部的开口部分。 开口部分和有源区域之间的距离能够根据隔离图案的宽度而变化。

公开(公告)号：KR1020060080036A

公开(公告)日：2006-07-07

申请号：KR1020050000493

申请日：2005-01-04

Applicant: 삼성전자주식회사

Inventor： 김병호 ,  윤승범 ,  박원호 ,  류지도

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11524 ,  H01L29/42324 ,  H01L29/7883 ,  H01L21/823437

Abstract: 비휘발성 메모리 소자가 제공된다. 비휘발성 메모리 소자는 반도체 기판 상에 채널 길이 방향과 평행한 소정의 폭과 채널 길이 방향과 수직한 소정의 길이를 가지는 터널링 윈도우를 구비하는 게이트 절연막, 게이트 절연막 상부에 형성된 제1 하부 플로팅 게이트 및 제1 하부 플로팅 게이트와 소정 간격으로 이격 분리된 제2 하부 플로팅 게이트를 구비하여, 제1 및 제2 하부 플로팅 게이트 사이의 영역에 터널링 윈도우와 그 주변의 게이트 절연막이 일부 노출되는 하부 플로팅 게이트, 터널링 윈도우 상에 형성된 터널링 절연막, 하부 플로팅 게이트 및 터널링 절연막 상에 형성되며 제1 및 제2 하부 플로팅 게이트 사이의 영역을 채우는 상부 플로팅 게이트, 상부 플로팅 게이트 상에 형성된 게이트간 절연막, 게이트간 절연막 상에 형성된 컨트롤 라인을 구비하는 메모리 트랜지스터를 포함한다. 또한, 비휘발성 메모리 소자의 제조 방법이 제공된다.
비휘발성 메모리 소자, 터널링 절연막, 사이즈 축소, 미스 얼라인

Abstract translation: 提供了一种非易失性存储器件。 非易失性存储器件包括：形成在所述栅极绝缘膜上的第一下部浮置栅极中，具有垂直于预定平行于半导体衬底宽度的沟道长度方向与上，所述的沟道长度方向具有预定长度的隧道窗口的栅绝缘层 在第一浮置栅极和第二下部浮置栅极之间的区域中具有隧穿窗口和其周围的栅极绝缘膜部分暴露的下部浮置栅极， 隧穿绝缘膜，浮置栅极和形成在第一和第二底板浮动的浮置栅极上，以填充栅极之间的区域中的隧穿绝缘膜，形成在所述上部浮置栅极绝缘膜之间的栅极，形成在所述栅极绝缘膜上的控制下形成在 具有线路的存储器晶体管 的。 还提供了一种制造非易失性存储器件的方法。

公开(公告)号：KR1020060041006A

公开(公告)日：2006-05-11

申请号：KR1020040090353

申请日：2004-11-08

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  이윤태

IPC: G06F13/16

Abstract: 복수 개의 메모리 코어들에 대한 스누핑 동작을 억제하기 위한 스누프 필터를 포함하는 멀티 버스 메모리 시스템 및 스누프 필터를 이용한 스누핑 방법이 개시된다. 본 발명에 의한 멀티 버스 메모리 시스템은 복수 개의 메모리 코어들, 메모리 코어들 중 동일한 메모리 버스에 연결된 메모리 코어들을 제어하기 위한 버스 콘트롤러들, 메모리 코어들로부터 독출된 데이터를 기록하거나, 메모리 코어들에 기록할 데이터를 독출하는 메인 메모리 및 메인 메모리 및 버스 콘트롤러 간의 데이터 입출력을 제어하기 위한 메모리 콘트롤러를 포함한다. 또한, 스누프 필터는 메인 메모리로부터 요청되는 데이터가 버스 콘트롤러에 의하여 제어되는 메모리 코어(이하 '내부 메모리 코어'라 함)들에 캐싱되어 있는지 여부를 나타낸다. 본 발명에 의하여 간단한 장치를 추가함으로써 불필요한 스누핑 동작에서 소요되는 전력 소비를 절감할 수 있으며, 스누핑 동작 속도를 개선할 수 있다.

公开(公告)号：KR1020050052598A

公开(公告)日：2005-06-03

申请号：KR1020030085766

申请日：2003-11-28

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  김병호 ,  유현기 ,  윤승범 ,  박성철 ,  김주리 ,  김광태 ,  한정욱

IPC: H01L27/115

CPC classification number: H01L27/11524 ,  H01L27/105 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11546

Abstract: 본 발명의 이이피롬셀은 제1 영역 및 제2 영역을 갖는 기판상에 만들어진다. 기판의 제1 영역상에는 제1 선택트랜지스터와 제1 메모리트랜지스터를 포함하는 제1 이이피롬소자가 배치되고, 기판의 제2 영역상에는 제2 선택트랜지스터와 제2 메모리트랜지스터를 포함하는 제2 이이피롬소자가 배치된다. 기판의 제1 영역에서는 제1 드레인영역 및 제1 플로팅영역이 상호 이격되도록 형성된다. 기판의 제2 영역에서는 제2 드레인영역 및 제2 플로팅영역이 상호 이격되도록 형성된다. 기판의 제1 영역과 제2 영역 사이의 공통소스영역에는 제1 불순물영역, 제2 불순물영역 및 제3 불순물영역이 배치된다. 제1 불순물영역과 제3 불순물영역은 DDD(Double Diffused Drain)구조를 형성하고, 제1 불순물영역과 제2 불순물영역은 LDD(Lightly Doped Drain)구조를 형성한다. 즉 제1 불순물영역은 제2 및 제3 불순물영역을 수평방향 및 수직방향으로 완전히 둘러싸고, 제2 불순물영역은 제3 불순물영역을 수평방향으로 둘러싸며, 그리고 제3 불순물영역의 접합깊이는 제2 불순물영역의 접합깊이보다 더 깊다.

公开(公告)号：KR1020040110666A

公开(公告)日：2004-12-31

申请号：KR1020030040087

申请日：2003-06-20

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  김상수 ,  유현기 ,  박성철 ,  김병호 ,  김주리 ,  윤승범 ,  한정욱

IPC: H01L29/788

CPC classification number: H01L27/11526 ,  H01L21/76224 ,  H01L21/823842 ,  H01L21/823857 ,  H01L21/823892 ,  H01L27/0922 ,  H01L27/105 ,  H01L27/11546

Abstract: PURPOSE: A single chip data processor having an embedded non-volatile memory is provided to increase a scale of integrity of a semiconductor device while maintaining a characteristic of the non-volatile memory by using various optimized transistors. CONSTITUTION: A single chip data processor includes a substrate(100), a first well(131), a second well(141), and a non-volatile memory cell. The substrate has a first doping concentration and a first conductive type. The first well is formed on the substrate. The second well has a depth greater than that of the first well and has a doping concentration higher than the first doping concentration and the first conductive type. The non-volatile memory cell is formed on the second well. The non-volatile memory cell is an EEPROM(Electrically Erasable Programmable Read Only Memory).

Abstract translation: 目的：提供具有嵌入式非易失性存储器的单芯片数据处理器，以通过使用各种优化的晶体管来保持非易失性存储器的特性，从而增加半导体器件的完整性。 构成：单芯片数据处理器包括基板（100），第一阱（131），第二阱（141）和非易失性存储单元。 衬底具有第一掺杂浓度和第一导电类型。 第一个阱形成在衬底上。 第二阱的深度大于第一阱的深度，并且具有高于第一掺杂浓度和第一导电类型的掺杂浓度。 非易失性存储单元形成在第二阱上。 非易失性存储单元是EEPROM（电可擦除可编程只读存储器）。