公开(公告)号：KR1020010009695A

公开(公告)日：2001-02-05

申请号：KR1019990028208

申请日：1999-07-13

Applicant: 삼성전자주식회사

Inventor： 문병모 ,  황홍선

IPC: G11C5/02

CPC classification number: G11C11/4097

Abstract: PURPOSE: A semiconductor memory device is provided to reduce a power consumption, a loss of a data transmission speed and a chip size, and to perform a forward package and a reverse package. CONSTITUTION: A semiconductor memory device includes the first and second memory core blocks(311/313,321/323), a pad block(351), an input/output and internal clock signal generating block(340), a data shift block(361) and an interface logic block(331). The an input/output and internal clock signal generating block has a data input/output portion(341) communicating with an external system, a command input portion(342) receiving a command from outside, and a delay locked loop circuit(343) receiving an external clock signal and generating an internal clock signals. The data shift block communicates with the data input/output portion and the first and second memory core blocks in synchronization with the internal clock signal. The interface logic block is laid out between the first memory core block and the pad block. The input/output and internal clock signal generating block and data shift block is sequentially laid out between the pad block and the second memory core block.

Abstract translation: 目的：提供一种半导体存储器件来降低功耗，丢失数据传输速度和芯片尺寸，并执行正向封装和反向封装。 构成：半导体存储器件包括第一和第二存储器核心块（311 / 313,321 / 323），焊盘块（351），输入/输出和内部时钟信号产生块（340），数据移位块（361） 和接口逻辑块（331）。 输入/输出和内部时钟信号产生块具有与外部系统通信的数据输入/输出部分（341），从外部接收命令的命令输入部分（342）和接收来自外部命令的延迟锁定环电路（343） 外部时钟信号并产生内部时钟信号。 数据移位块与内部时钟信号同步地与数据输入/输出部分以及第一和第二存储器核心块通信。 接口逻辑块布置在第一存储器核心块和焊盘块之间。 输入/输出和内部时钟信号产生块和数据移位块被顺序布置在焊盘块和第二存储器核心块之间。

公开(公告)号：KR100269324B1

公开(公告)日：2000-10-16

申请号：KR1019980014757

申请日：1998-04-24

Applicant: 삼성전자주식회사

Inventor： 황홍선

IPC: G11C11/40

CPC classification number: G11C5/145

Abstract: PURPOSE: A frequency back bias voltage generator for a semiconductor memory device is provided to reduce a variation range of back bias voltage according to an operation frequency of a semiconductor memory device. CONSTITUTION: When a normal control signal is activated, a normal driving part(11) pumps the back bias voltage regardless of an activation of a chip control signal indicating an inactivation of the semiconductor memory device. An active driver(13) responds to an activation of the chip control signal when the active control signal is activated, and drops the back bias voltage during the activation period of the chip control signal. A level sensing part(15) generates a normal control signal and an active control signal when the back bias voltage is beyond a predetermined target level.

Abstract translation: 目的：提供一种用于半导体存储器件的反向偏置电压发生器，用于根据半导体存储器件的工作频率来减小背偏置电压的变化范围。 构成：当正常控制信号被激活时，正常的驱动部分（11）泵送背偏置电压，而不管芯片控制信号的激活指示半导体存储器件的失活。 当激活控制信号被激活时，有源驱动器（13）响应芯片控制信号的激活，并且在芯片控制信号的激活周期期间降低反向偏置电压。 当背偏压超过预定目标电平时，电平检测部分（15）产生正常控制信号和有效控制信号。

公开(公告)号：KR1019990048181A

公开(公告)日：1999-07-05

申请号：KR1019970066798

申请日：1997-12-08

Applicant: 삼성전자주식회사

Inventor： 정광영 ,  황홍선

IPC: G11C11/34

Abstract: 본 발명에 따른 반도체 메모리 장치의 전압 발생 회로는 출력 단자를 구비하며, 외부 전원 전압을 받아들여서 내부 전원 전압을 발생하여서 상기 출력 단자로 출력하는 내부 전압 발생 회로와; 상기 외부 전원 전압을 분압하기 위한 분압 회로와; 스트레스 모드에 대응하는 레벨의 기준 전압과 상기 분압 회로에 의해서 분압된 전압을 비교하여서, 상기 외부 전원 전압이 스트레스 모드에 대응하는 레벨로 승압되었는지 여부를 검출하기 위한 검출 회로 및; 상기 내부 전원 전압 발생 회로의 출력 단자에 접속되며, 상기 검출 회로로부터 제공되는 신호에 응답하여서, 상기 외부 전원 전압이 스트레스 모드에 대응하는 레벨로 증가할 때 상기 외부 전원 전압에 따라 증가하는 스트레스 전압을 발생하는 번-인 전압 발생 회로를 포함한다.

公开(公告)号：KR100172404B1

公开(公告)日：1999-03-30

申请号：KR1019950053533

申请日：1995-12-21

Applicant: 삼성전자주식회사

Inventor： 김영배 ,  황홍선

IPC: G11C5/14

CPC classification number: G11C5/145

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야 :
본 발명은 반도체 메모리 장치의 내부승압전원 제어방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
본 발명은 리프레쉬 싸이클에 대해 승압전압 액티브 킥커의 동작 개수를 가변시켜 불필요한 전원공급을 줄여 이에 따른 칩의 오동작 또는 과다한 공급 전하 소모를 제거할 수 있는 리프레쉬 싸이클시 내부전원전압의 제어방법을 제공한다.
3. 발명의 해결방법의 요지 :
본 발명은 시스템으로부터의 로우어드레스스트로우브 신호 및 승압전압 제어신호에 응답하여 승압전압 발생기에서 승압한 전압을 내부 파워 라인에 공급하며 동시에 리프레쉬 동작을 포함하는 반도체 메모리 장치의 내부승압전원 제어방법에 있어서, 상기 로우어드레스스트로우브 신호가 인에이블된 상태에서 승압전압 액티브 킥커 제어신호와 리프레쉬 싸이클 제어신호로서 제어하여 복수개의 승압전압 액티브 킥커가 동작하는 제1과정과, 상기 로우어드레스스트로우브 신호가 인에이블된 상태에서 상기 승압 전압 액티브 킥커 제어신호와 리프레쉬 싸이클 제어신호를 논리조합하여 상기 복수개의 승압전압 액티브 킥커중 소정 개수의 상기 승압전압 액티브 킥커는 동작되지 않게 제어하는 제2과정을 포함한다.
4. 발명의 중요한 용도 :
반도체 메모리 장치에 적합하게 사용된다.

公开(公告)号：KR1019980082439A

公开(公告)日：1998-12-05

申请号：KR1019970017355

申请日：1997-05-07

Applicant: 삼성전자주식회사

Inventor： 감선혜 ,  황홍선

IPC: H03K19/00

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 데이터 출력 버퍼 회로에 관한 것으로서, 제 1 전압레벨의 데이터를 인가받고, 외부로부터 인가되는 데이터 출력 버퍼 제어신호에 응답하여 제 1 전압레벨의 제 1 풀업 제어신호를 출력하는 제 1 풀업 제어수단과; 상기 제 1 전압레벨의 데이터가 반전된 반전 데이터를 인가받고, 상기 데이터 출력 버퍼 제어신호에 응답하여 풀다운 제어신호를 발생하는 풀다운 제어수단과; 상기 제 1 풀업 제어수단으로부터 데이터를 인가받고, 이를 지연시켜 상기 제 1 풀업 제어신호보다 소정시간 늦게 출력되고, 상기 제 1 풀업 제어신호보다 높은 전압레벨을 갖는 제 2 풀업 제어신호를 발생하는 제 2 풀업 제어수단과; 상기 제 1 풀업 제어신호를 상기 제 2 풀업 제어신호보다 먼저 인가받고, 상기 제 2 풀업 제어신호를 인가받아 제 1 풀업 제어신호로 인해 먼저 출력된 제 1 전압레벨의 데이터를 제 2 전압레벨까지 높여 출력하기 위한 출력 구동 수단을 포함한다.

公开(公告)号：KR1019980034554A

公开(公告)日：1998-08-05

申请号：KR1019960052639

申请日：1996-11-07

Applicant: 삼성전자주식회사

Inventor： 이윤상 ,  황홍선

IPC: G11C5/14

Abstract: 본 발명은 반도체 메모리 장치의 내부 전원 전압 발생 회로에 관한 것으로, 미리 설정된 기준 전압과 상기 내부 전원 전압을 비교하는 비교부와 그 비교부의 일단과 접지 전압단 사이에 채널이 직렬 접속되는 스위칭 트랜지스터와 전류 소오스 트랜지스터를 가지는 차동 증폭 회로와, 상기 차동 증폭 회로의 출력라인에 응답하여 외부에서 인가되는 상기 외부 전원 전압을 상기 내부 전원 전압으로 공급하기 위한 드라이버 회로와, 상기 드라이버 회로의 일단과 상기 내부 전원 전압 발생 회로의 출력라인과 공통 접속되어 유기되는 전압을 클램핑하여 적정한 상기 내부 전원 전압을 유지시키는 클램핑 회로를 향한 장치이며, 내부 전원 전압의 오버슈팅을 감소할 수 있으며 차동 증폭 회로의 동작 속도를 향상시킬 수 있는 효과가 있다.

公开(公告)号：KR1019970051241A

公开(公告)日：1997-07-29

申请号：KR1019950057078

申请日：1995-12-26

Applicant: 삼성전자주식회사

Inventor： 김종렬 ,  황홍선

IPC: G11C11/407

Abstract: 반도체 메모리장치의 서브 워드라인 드라이버가 포함되어 있다. 본 발명은, 다수의 로우 어드레스군에 의해 선택되는 제1신호에 게이트가 접속되고, 소수의 로우 어드레스군에 의해 선택되는 제2신호에 소오수가 접속되며, 드레인이 워드라인 신호를 출력하는 워드라인 드라이버 트랜지스터; 상기 워드라인 드라이버 트랜지스터의 드레인에 드레인이 접속되고, 접지전압(VSS)에 소오스가 접속되는 워드라인 VSS 키핑(Keeping) 트랜지스터; 상기 워드라인 VSS 키핑 트랜지스터의 게이트에 소오스가 접속되고, 공급전압에 드레인이 접속되며, 기준 전압에 게이트가 접속되는 제1모스 트랜지스터와, 성기 제1모스 트랜지스터의 소오스에 드레인이 접속되고, 상기 워드라인 VSS 키핑 트랜지스터의 드레인에 게이트가 접속되며, 접지전압(VSS)에 소오스가 접속되는 제2모스 트랜지스터로 구성되는 워드라인 VSS 키핑 제어수단을 구비하는 것을 특징으로 한다. 따라서 본 발명은 입력되는 신호들 사이의 타이밍 조절이 필요없으므로 메모리장치의 동작속도를 향상시킬 수 있으며, 스탠바이시 발생될 수 있는 마이크로 브리지를 감소시킬 수 있다. 또한 버싱라인을 줄일 수 있으므로 이로 인해 레이아웃 면적을 감소시킬 수 있으며, 펌핑 전압인 VPP가 갖는 부하를 줄일 수 있으므로 이로 인해 레이아웃 면적을 감소시킬 수 있으며, 펌핑 전압인 VPP가 갖는 부하를 줄일 수 있으므로 상기 VPP의 전압강하 손실을 막을 수 있다.

公开(公告)号：KR1019970051217A

公开(公告)日：1997-07-29

申请号：KR1019950053534

申请日：1995-12-21

Applicant: 삼성전자주식회사

Inventor： 송호성 ,  황홍선

IPC: G11C11/407

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 반도체 메모리 장치의 모드 설정 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 하나의 모드로 생산한 뒤 간단한 작업에 의해 여러가지 모드로 전환이 가능한 반도체 메모리 장치의 모드 설정 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
본 발명은 기능이 각각 다른 다수개의 동작 모드를 가지는 반도체 메모리 장치의 모드 설정 회로에 있어서, 외부전원전압을 소정의 전압과 비교,감지하여 감지 제어신호를 출력하기 위한 외부전원전압 감지기와, 하나 이상의 마스터 클럭들의 조합으로 소정의 지연과 래치를 통하여 타이밍 제어신호를 일정시간 후 인에이블시켜 출력하기 위한 타이밍 발생기와, 일측이 상기 외부전원전압에 접속되어 상기 외부전원전압 감지기의 출력신호와 상기 타이밍 발생기의 출력신호를 논리조합하여 초기상태의 동작모드를 제어하여 소정의 상기 동작 모드를 설정하여 상기 초기상태와 다른 동작 모드로 전환시키기 위한 모드선택기를 구비한다.
4. 발명의 중요한 용도
본 발명은 반도체 메모리 장치에 적합하게 사용된다.

公开(公告)号：KR1019970051150A

公开(公告)日：1997-07-29

申请号：KR1019950057077

申请日：1995-12-26

Applicant: 삼성전자주식회사

Inventor： 이윤상 ,  황홍선

IPC: G11C11/34 ,  H03K19/00

Abstract: 분리게이트 제어회로를 구비하는 반도체 메모리장치가 포함되어 있다. 본 발명은 다수개의 메모리 어레이 블록과, 상기 메모리 어레이 블록중 서로 이웃하는 제1및 제2메모리 어레이 블록 사이에 공유되며 메모리셀의 데이터를 증폭하는 센스앰프와, 상기 제1메모리 어레이 블록과 상기 센스앰프 사이에 접속되며 제어신호에 의해 제어되는 제1분리게이트와, 상기 제2메모리 어레이 블록과 상기 센스앰프 사이에 접속되며 제어신호에 따라 제어되는 제2분리게이트를 구비하는 반도체 메모리장치에 있어서, 상기 메모리 어레이 블록의 칼럼라인 센싱 동작시에는 상기 제1및 제2분리게이트중 외부 어드레스 조합에 의해 선택되는 메모리 어레이 블럭에 해당하는 분리게이트의 게이트에 내부 전원전압 레벨의 제1동작전압을 갖는 제어신호를 발생하여 공급하고, 상기 메모리 어레이 블록의 칼럼라인 프리차지 동작시에는 상기 리게이트의 게이트에 상기 제1동작전압보다 높은 제2동작전압을 갖는 제어신호를 발생하여 공급하는 분리게이트 제어회로를 구비하는 것을 특징으로 한다. 따라서 본 발명은 VPP 전하(Charge)를 분산시켜 전체적인 VPP발생효율을 증대시키고, 또한 한쌍의 비트라인(
)의 동화효율을 증가시키는 장점이 있다.

公开(公告)号：KR1019970008184A

公开(公告)日：1997-02-24

申请号：KR1019950020914

申请日：1995-07-15

Applicant: 삼성전자주식회사

Inventor： 황홍선 ,  유승문

IPC: G11C11/407

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 반도체 메모리장치의 서브워드라인 드라이버에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
종래의 경우 서브워드라인 드라이버는 매인워드라인이 쌍으로 존재하므로 칩면적에서 불리할 뿐만 아니라 상기 쌍으로 존재하는 매인워드라인에서 마이크로브리지가 발생할 확률이 커지게 되었다. 이는 스탠바이전류를 급격하게 증가시키는 요인이 되었다.
3. 발명의 해결방법의 요지
로우어드레스의 일부를 입력하여 소정의 매인워드라인을 선택하기 위한 매인워드 디코더와, 로우어드레스의 다른 일부를 입력하여 소정의 출력동작을 수행하는 워드드라이버 프리디코더를 구비하는 반도체 메모리장치의 서브워드라인 드라이버에 있어서, 일단자가 상기 매인워드라인 MWL과 접속되고 타단은 제1서브워드라인 SWLi과 접속되는 제1풀업수단(Q0)과, 일단자가 상기 제1서브워드라인 SWLi과 접속되고 타단이 접지전압 VSS단자와 접속된 제1풀다운수단(Q2)과, 일단자가 상기 프리디코딩된 어드레스선들(i,j,k,l)중 임의의 일 출력선(i)과 접속되고 타단이 상기 제1풀업수단(Q0)의 제어전극과 접속되고 제어전극이 승압전압(V
BOOT )단과 접속된 제1프리차이지수단(Q4)과, 일단자가 상기 매인워드라인 MWL과 접속되고 타단이 제2서브워드라인 SWLk과 접속되는 제2풀업수단(Q6)과, 일단자가 상기 제2서브워드라인 SWLk과 접속되고 타단이 접지전압 VSS단자와 접속된 제2풀다운수단(Q8)과, 일단자가 상기 프리디코딩된 어드레스선들중 임의의 일 출력선(k)과 접속되고 타단이 상기 제2풀업수단의 제어전극과 접속되고 제어전극이 승압전압(V
BOOT )단과 접속된 제2프리차아지수단(Q10)과, 상기 프리디코딩된 어드레스선들중의 임의의 일 출력선 (i)을 입력으로 하여 이와 상보관계의 프리디코딩된 어드레스선을 출력하는 제1인버터(142)와, 상기 프리디코딩된 어드레스선들중 임의의 다른 일 출력선(k)을 입력으로 하여 이와 상보관계의 프리디코딩된 어드레스선을 출력하는 제2인버터(144)로 구성되고, 상기 제1인버터의 출력선은 상기 제1풀다운수단의 제어전극과 접속되고 상기 제2인버터의 출력선은 상기 제2풀다운수단의 제어전극과 접속되는 제1서브워드 디코더와, 일단자가 상기 매인워드라인 MWL과 접속되고 타단은 제3서브워드라인SWLj과 접속되는 제3풀업수단(Q20)과, 일단자가 상기 제3서브워드라인 SWLi과 접속되고 타단이 접지전압 VSS단자와 접속된 제3풀다운수단(Q22)과, 일단자가 상기 프리디코딩된 어드레스선들(i,j,k,l) 중 임의의 일 출력선(j)과 접속되고 타단이 상기 제3풀업수단(Q20)의 제어전극과 접속되고 제어전극이 승압전압(V
BOOT )단과 접속된 제3프리차아지수단(Q24)과, 일단자가 상기 매인워드라인 MWL과 접속되고 타단이 제4서브워드라인 SWLl과 접속되는 제4풀업수단(Q26)과, 일단자가 상기 제4서브워드라인 SWLl과 접속되고 타단이 접지전압 VSS단자와 접속된 제4풀다운수단(Q28)과, 일단자가 상기 프리디코딩된 어드레스선들중 임의의 일 출력선(l)과 접속되고 타단 상기 제4풀업수단의 제어전극과 접속되고 제어전극이 승압전압(V
BOOT )단과 접속된 제4프리차아지수단(Q30)과, 상기 프리디코딩된 어드레스선들중의 임의의 일 출력선(j)을 입력으로 하여 이와 상보관계의 프리디코딩된 어드레스선을 출력하는 제3인버터(162)와, 상기 프리디코딩된 어드레스선들중 임의의 다른 일 출력선(l)을 입력으로 하여 이와 상보관계의 프리디코딩된 어드레스선을 출력하는 제4인버터(164)로 구성되고, 상기 제3인버터의 출력선은 상기 제3풀다운수단의 제어전극과 접속되고 상기 제4인버터의 출력선은 상기 제4풀다운수단의 제어전극과 접속되는 제2서브워드 디코더로 구성된 단위 서브워드라인 드라이버들이 복수개로 이루어짐을 특징으로 하는 반도체 메모리장치의 서브워드라인 드라이버를 사용하므로써 상기의 문제점을 해소 게 된다.
4. 발명의 중요한 용도
반도체 메모리장치의 수율향상