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公开(公告)号：KR1020000041734A
公开(公告)日：2000-07-15
申请号：KR1019980057698
申请日：1998-12-23
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A semiconductor device having multi-layer structure with empty space is to reduce capacitance of a capacitor consisting of a circuit and an interlayer insulating film, thus to improve an operation performance of the semiconductor device. CONSTITUTION: A multi-layer structure semiconductor device comprises: a substrate(40); a first conductive layer(42) on the substrate; a first insulating layer(44) formed on the first conductive layer; a via hole(46) formed on the first insulating layer; a conductive plug(48a) filled in the via hole; a third conductive layer pattern formed on an interlayer insulating layer; an applying layer pattern(52a) formed on the third layer; a second insulating layer pattern covering the third layer and applying layer without contacting with the first insulating layer and third conductive layer pattern, thus to form an empty space(56) between the third conductive layer pattern.
Abstract translation: 目的：具有空白空间的多层结构的半导体器件是为了降低由电路和层间绝缘膜构成的电容器的电容，从而提高半导体器件的操作性能。 构成：多层结构半导体器件包括：衬底（40）; 在所述衬底上的第一导电层（42）; 形成在所述第一导电层上的第一绝缘层（44） 形成在所述第一绝缘层上的通孔（46） 填充在通孔中的导电插塞（48a） 形成在层间绝缘层上的第三导电层图案; 形成在第三层上的施加层图案（52a） 覆盖第三层和施加层而不与第一绝缘层和第三导电层图案接触的第二绝缘层图案，从而在第三导电层图案之间形成空白空间。
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公开(公告)号：KR1020000004473A
公开(公告)日：2000-01-25
申请号：KR1019980025909
申请日：1998-06-30
Applicant: 삼성전자주식회사
IPC: H01L21/76
CPC classification number: H01L27/1203 , H01L21/76264 , H01L21/76281 , H01L21/76283 , H01L21/76819 , H01L21/76885 , H01L23/528 , H01L2924/0002 , Y10S438/926 , H01L2924/00
Abstract: PURPOSE: A semiconductor devices and method thereof are provided to improve a pattern uniformity and a flatness of chips by using dummy patterns formed on an isolation region. CONSTITUTION: The semiconductor device having dummy patterns comprises: a dummy active region(12) formed at a nonactive region(10) of a semiconductor; an isolation region(14) formed at portions except for the dummy active region; a dummy conductive layer(16) formed on the isolation region(14); and an insulating layer formed between the isolation region and the dummy conductive layer(16). The dummy conductive layer(16) used as a dummy gate electrode together with a gate electrode, and made of a doped polysilicon and a metal silicide layer.
Abstract translation: 目的：提供一种半导体器件及其方法，通过使用形成在隔离区域上的虚拟图案来提高芯片的图案均匀性和平坦度。 构成：具有虚拟图案的半导体器件包括：形成在半导体的非活性区域（10）上的虚拟有源区（12）; 形成在所述虚拟有源区以外的部分的隔离区域（14） 形成在所述隔离区域（14）上的虚设导电层（16）。 以及形成在隔离区域和虚设导电层（16）之间的绝缘层。 虚设导电层（16）与栅电极一起用作虚拟栅电极，由掺杂多晶硅和金属硅化物层构成。
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公开(公告)号：KR1019990074897A
公开(公告)日：1999-10-05
申请号：KR1019980008792
申请日：1998-03-16
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 미세 콘택 홀 가공시 야기되는 공정 불량을 제거하기 위한 본 발명에 의한 반도체 소자 및 그 제조방법이 개시된다. 도전성 패턴(실리사이드, Al 합금, Cu 합금 등)이 형성된 반도체 기판 상에 제 1 콘택 홀이 구비된 제 1 층간 절연막을 형성하고, 상기 제 1 콘택 홀 내에 제 1 도전성 플러그를 형성한 다음, 그 위에 상기 제 1 콘택 홀과 일체로 연결되도록 제 2 콘택 홀이 구비된 제 2 층간 절연막을 형성하고, 상기 제 2 콘택 홀 내에 제 2 도전성 플러그를 형성한 후, 상기 제 2 도전성 플러그와 연결되도록 상기 제 2 층간 절연막 상의 소정 부분에 금속 배선을 형성한다. 그 결과, 1) 광 얼라이너의 초점 깊이 마진 한계로 인해 야기되는 공정 불량(예컨대, 콘택 홀이 완전하게 오픈되지 않아 발생되는 접촉 불량)을 방지할 수 있게 되므로 미세 콘택 홀 가공이 가능하게 되고, 2) 콘택 홀 내부에 도전성막을 채워넣기가 용이하여 보이드 발생을 최소화할 수 있게 되고, 3) 도전성막들간의 층간 거리가 길어져 절연막의 커패시턴스(capacitance)에 의한 반도체 소자의 스피드 감소를 줄일 수 있게 되므로, 반도체 소자의 고집적화와 고성능화를 실현할 수 있게 된다.
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公开(公告)号：KR1019990000486A
公开(公告)日：1999-01-15
申请号：KR1019970023420
申请日：1997-06-05
Applicant: 삼성전자주식회사
IPC: H01L27/085
Abstract: 본 발명은 엔모스 및 피모스 트랜지스터의 살리사이드 두께가 동일한 씨모스 트랜지스터 제조 방법에 관한 것으로서, 특히 일련의 제조 공정에 따라 소스/드레인 영역 및 게이트 전극이 형성된 엔모스 트랜지스터와 피모스 트랜지스터 중에서 상기 엔모스 트랜지스터에만 실리콘을 이온 주입한 후에 살리사이드 공정을 실시하는 것을 특징으로 한다. 따라서, 본 발명은 엔모스 및 피모스 트랜지스터의 살리사이드 저항을 균일하게 유지할 수 있으며 더욱이 살리사이드의 층이 얇을 경우 살리사이드층에서 응집 등과 같은 공정 마진이 부족한 것을 극복할 수 있다.
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公开(公告)号：KR100151070B1
公开(公告)日：1998-10-01
申请号：KR1019950019035
申请日：1995-06-30
Applicant: 삼성전자주식회사
Inventor： 김영욱
IPC: H01L27/108
Abstract: 실리콘-온-인슐레이터 구조를 이용한 반도체장치의 커패시터 및 그 제조방법이 개시되어 있다. 반도체기판 상에 제1 매몰절연층이 형성되고, 그 위에는 제2 개구부를 갖는 제2 매몰절연층이 형성된다. 제2 개구부에 연장되며 제2 개구부의 폭보다 좁은 폭의 제1 개구부를 갖는 제3 매몰절연층이 제2 매몰절연층 상에 형성된다. 제1 개구부를 갖는 실리콘층 및 층간절연막이 제3 매몰절연층 상에 차례로 형성된다. 제1 및 제2 개구부와 층간절연막 상에 커패시터의 제1 전극이 형성되고, 그 위에 커패시터의 유전체막 및 제2 전극이 차례로 형성된다. 동일 투영면적에서 보다 넓은 커패시터의 면적을 확보하여 커패시턴스를 용이하게 증가시킬 수 있다.
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Patent Agency Ranking
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公开(公告)号：KR1019960015792A
公开(公告)日：1996-05-22
申请号：KR1019940025770
申请日：1994-10-08
Applicant: 삼성전자주식회사
IPC: H01L21/3205
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公开(公告)号：KR1019960002067B1
公开(公告)日：1996-02-10
申请号：KR1019920020329
申请日：1992-10-31
Applicant: 삼성전자주식회사
IPC: H01L21/285
Abstract: The method for manufacturing the semiconductor device having a composite structure of a silicon layer and a silicide layer, comprises forming the silicide layer on a semiconductor wafer, and capping the silicide layer using a stress relaxation layer of a silicon nitride or a silicon oxynitride so as to prevent agglomeration of the silicide layer. Prevention of agglomeration of the silicide layer in high temperature heat treatment can attain the stability of the silicide and improve reliability of the semiconductor device.
Abstract translation: 制造具有硅层和硅化物层的复合结构的半导体器件的方法包括在半导体晶片上形成硅化物层，并使用氮化硅或氮氧化硅的应力松弛层来覆盖硅化物层，以便 以防止硅化物层的附聚。 在高温热处理中防止硅化物层的聚集可以获得硅化物的稳定性并提高半导体器件的可靠性。
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公开(公告)号：KR1019950002197B1
公开(公告)日：1995-03-14
申请号：KR1019920010514
申请日：1992-06-17
Applicant: 삼성전자주식회사
IPC: H01L29/772
Abstract: The method includes the steps of sequentially forming a gate oxide film (1), a first conducting layer (3) of impurity doped polysilicon materials, a first metal layer (5) of titanium silicide, and a first cap layer (7) on the semiconductor substrate (10), forming a photoresist pattern on the layer (7), patterning the cap layer (7), removing the polymer materials generated upon etching the photoresist pattern and the layer (7), and etching the layers (3,5) by using the patterned cap layer to form a gate electrode, thereby removing the photoresist pattern and polymer materials before the titanium silicide etching process to form the profile of gate electrode vertically.
Abstract translation: 该方法包括以下步骤：依次形成栅极氧化膜（1），杂质掺杂多晶硅材料的第一导电层（3），硅化钛第一金属层（5）和第一覆盖层（7） 半导体衬底（10），在所述层（7）上形成光致抗蚀剂图案，图案化所述覆盖层（7），去除蚀刻所述光致抗蚀剂图案和所述层（7）时产生的聚合物材料，以及蚀刻所述层 ）通过使用图案化的盖层形成栅电极，从而在硅化钛蚀刻工艺之前去除光致抗蚀剂图案和聚合物材料，以垂直形成栅电极的轮廓。
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