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公开(公告)号：KR1019940010915B1
公开(公告)日：1994-11-19
申请号：KR1019910024260
申请日：1991-12-24
IPC: H01L29/68
Abstract: The method includes the steps of forming Si thin films (41,42) on an Si substrate (40) to form a connection portion (43) for the metallic contact of collector by using the impurity ion implantation, forming a trench (44) thereinto, applying an insulating film (45), poly-Si layer (46) and an insulating film (47) sequentially onto the layer (42), etching the films (47,46) an isotropically and the film (45) isotropically to form an active region, forming a poly-Si layer (49), forming a base (50) and a base layer (46), forming and etching an insulating film to define an emitter, removing the insulating film to form a poly-Si emitter (53) and a poly-Si collector (54), and spattering and etching an insulating film (55) thereonto to form metallic wirings (56), thereby increasing the contact area between the poly-Si regions for base electrodes to reduce the parasitic resistance.
Abstract translation: 该方法包括以下步骤：在Si衬底（40）上形成Si薄膜（41,42），以通过使用杂质离子注入形成用于集电器的金属接触的连接部分（43），在其中形成沟槽（44） ，将绝缘膜（45），多晶硅层（46）和绝缘膜（47）顺序地施加到层（42）上，各向同性地蚀刻膜（47,46），并且各向同性地形成膜（45）以形成 有源区，形成多晶硅层（49），形成基极（50）和基极层（46），形成和蚀刻绝缘膜以限定发射极，去除绝缘膜以形成多晶硅发射极 （53）和多晶硅集电体（54），并在其上溅射和蚀刻绝缘膜（55）以形成金属布线（56），从而增加用于基底电极的多晶硅区域之间的接触面积，以减少寄生 抵抗性。
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公开(公告)号：KR1019940007658B1
公开(公告)日：1994-08-22
申请号：KR1019910024518
申请日：1991-12-26
IPC: H01L29/73
Abstract: The method is for manufacturing a homojunction and heterojunction bipolar transistor having an improved characteristics by self alignment of emitter and base. The method includes the steps of: (A) growing an n-silicon layer (42) on a P-silicon substrate (40) and forming an active region by an etching and vaporizing process; (B) injecting Boron ion to form a P+ device isolating region and oxiding locally; (C) forming an n+ layer (46) by injecting impurities; (D) growing P type silicon-germanium layer (48) and n-type silicon layer (49); (E) defining an emitter region to vaporize an oxide layer on the region; (F) polishing a photosensitive layer (54); (G) etching a P-type polycrystal silicon (53); (H) removing oxide layer (51,52) and nitride layer (50), and (I) isolating an emitter electrode region (58).
Abstract translation: 该方法用于制造具有通过发射极和基极的自对准改进的特性的同态结和异质结双极晶体管。 该方法包括以下步骤：（A）在P硅衬底（40）上生长n硅层（42），并通过蚀刻和汽化工艺形成有源区; （B）注入硼离子以形成P +器件隔离区并局部氧化; （C）通过注入杂质形成n +层（46）; （D）生长P型硅 - 锗层（48）和n型硅层（49）; （E）限定发射极区域以蒸发该区域上的氧化物层; （F）抛光感光层（54）; （G）蚀刻P型多晶硅（53）; （H）去除氧化物层（51,52）和氮化物层（50），以及（I）隔离发射极电极区域（58）。
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公开(公告)号：KR1019940007657B1
公开(公告)日：1994-08-22
申请号：KR1019910024509
申请日：1991-12-26
IPC: H01L29/73
Abstract: The method is for manufacturing a high speed bipolar transistor by using a selective thin film growth method and a heterojunction method. The method includes the steps of: (A) forming N+ silicon layer (31) and N-silicon layer (32) and defining an active region; (B) forming an ohmic contact (33) by injecting ion on an N-silicon layer (32); (C) forming an emitter region; (D) forming a side insulating layer (40) and forming an oxide layer; (E) polishing a polysilicon layer (42) to expose an insulating layer (38); (F) oxiding a polysilicon (42); (F) forming a silicon-germanium layer (45) on an exposed emitter region by using a gas source molecular beam epitaxy; (G) forming an emitter region by spraying polysilicon; and (H) vaporizing a metal to form an electrode.
Abstract translation: 该方法是通过使用选择性薄膜生长法和异质结法来制造高速双极晶体管。 该方法包括以下步骤：（A）形成N +硅层（31）和N-硅层（32）并限定有源区; （B）通过在N-硅层（32）上注入离子形成欧姆接触（33）; （C）形成发射极区域; （D）形成侧绝缘层（40）并形成氧化物层; （E）抛光多晶硅层（42）以暴露绝缘层（38）; （F）氧化多晶硅（42）; （F）通过使用气体源分子束外延在暴露的发射极区上形成硅 - 锗层（45）; （G）通过喷涂多晶硅形成发射极区; 和（H）蒸发金属以形成电极。
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公开(公告)号：KR1019940008110A
公开(公告)日：1994-04-28
申请号：KR1019920015842
申请日：1992-09-01
IPC: H01L29/70
Abstract: 본 발명 컴퓨터나 통신기기 등의 차세대 고속정보 처리시스템에 사용될 수 있는 고속 쌍극자 트래니스터 및 그 제조방법에 관한것으로, 고체원 분자선 결정박막 성장법을 사용하여 기체원분자선 결정박막성장법 보다 저온에서 결정을 설정하므로 박막의 질이 우수하고 경계면에서의 불순물 농도와 저매늄성분비 분포의 급준성(Abruptness)이 더욱 양호하여 소자 설계와 실제성능과의 오차가 감소되고, 측면 절연막 형성시 베이스 박막의 손상을최대한 제거하기 위해 다결정 규소막(2-5)으로 마스킹(Masking)을 하고 다결정 규소막(2-5)을 선택적으로 습식식각으로 제거하여 베이스에 손상을 주지 않으면서 에미터 영역을 형성하며 다결정 규소막(2-5)의 건식식각시 베이스가 손상되는 경우를 야기되는 베이스 저항의 증가를 막기위해 이온주입을 이용하여 베이 전극용 다결정 규소(2-5)와 베이스(2-4)를 연결함과 동시에 베이스 저항을 감소시킴으로써 종래의 기술에 비해서 매우 간단하고 신뢰성있는 공정을 사용하였으므로 제조공정의 재현성을 크게 증가시켰다.
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Patent Agency Ranking
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公开(公告)号：KR1019930015047A
公开(公告)日：1993-07-23
申请号：KR1019910024259
申请日：1991-12-24
IPC: H01L29/68
Abstract: 본 발명은 저매늄을 컬렉터로 사용하는 규소이종접합 쌍극자 트랜지스터 장치의 제조방법에 관한 것이다. 본 발명의 제조방법은 p형 실리콘기판상에 n
+ 형 저매늄층(21)을 형성하는 공정과, 상기 저매늄층(21)상에 저매늄층(22)과 규소저매늄(23)을 순차 형성하는 공정과, 상기 저매늄층(22)과 규소저매늄층(23)을 이용하여 식각하여 켈렉터와 베이스 영역을 정의하는 공정과, 상기 규소저매늄의 베이스영역위에 순차적으로 규스에미터(24)와 규소에미터 접촉층(25)을 형성하는 공정과, 이어, 각 전극막을 형성하는 공정을 포함한다.-
公开(公告)号：KR100249819B1
公开(公告)日：2000-03-15
申请号：KR1019970061586
申请日：1997-11-20
Applicant: 한국전자통신연구원
IPC: H01L21/265
Abstract: 본 발명은 실리콘을 n형 불순물로 사용하는 3-5족 화합물 반도체의 오믹접촉(ohmic contact)을 형성하는 방법에 관한 것으로, 반도체 표면에 고농도의 실리콘 이온을 주입하여 실리콘 이온주입층을 형성하고, 상기 실리콘 이온주입층위에 팔라듐 박막, 확산 방지막 및 금속 배선막을 차례로 적층한 후, 기판을 열처리하여 상기 실리콘 이온주입층과 팔라듐 박막을 팔라듐 실리사이드화하는 것에 의해 3-5족 화합물 반도체와 금속 배선막사이에 오믹 접촉을 형성한다. 본 발명은 갈륨비소(GaAs), 알루미늄갈륨비소(AlGaAs),인듐갈륨비소(InGaAs), 인듐인(InP), 인듐갈륨인(InGaP) 등 실리콘을 n형 불순물로 사용하는 모든 3-5족 화합물 반도체에 오믹접촉을 형성 하기 위해 적용될 수 있다.
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公开(公告)号：KR100243348B1
公开(公告)日：2000-02-01
申请号：KR1019970061587
申请日：1997-11-20
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 반도체 기판상에 선택적 단결정 박막 성장 시, 단결정 박막과 산화규소막의 계면에 결정 결함(crystal defect) 및 사면(facet)이 존재하는 것을 방지할 수 있는 선택적 단결정 성장방법을 제공한다.
본 발명에 따른 선택적 단결정 박막 성장방법은 반도체 기판상에 제 1 산화규소막, 제 1 질화규소막, 제 2 산화규소막 및 제 2 질화규소막을 차례로 도포하고, 상기 형성된 규소막들을 소정의 폭으로 제거하여 반도체 기판을 노출시키는 개구를 형성하되, 상기 제 2 산화규소막을 다른 규소막 보다 큰 폭으로 제거하여 상기 개구의 측벽이 오목부를 가지도록 형성하고, 노출된 반도체 기판상에 단결정박막을 형성한 후, 이 단결정 박막의 표면에 산화규소막을 형성하고, 제 2 질화규소막을 제거하는 동시에, 노출된 단결정 박막의 측면부를 제거한 후, 그 측면을 열산화 하여 측벽 열 산화규소막을 형성한 후, 기판의 전면에 반도체 박막을 형성하고, 단결정 박막상의 산화규소막과 제 2 산화규소막상의 반도체박막을 제거하여 표면을 평탄화한다.-
公开(公告)号：KR100241353B1
公开(公告)日：2000-02-01
申请号：KR1019970055648
申请日：1997-10-28
Applicant: 한국전자통신연구원
IPC: H01L21/331
Abstract: 본 발명은 초자기 정렬(super-self-aligned) 쌍극자 트랜지스터(bipolar transistor) 제조 방법에 관한 것이다. 종래 쌍극자 트랜지스터 제조방법에서 베이스 에피 박막을 성장한 후에 측벽 산화규소막을 형성함으로써 발생되는 건식 식각으로 인한 에미터-베이스 계면 손상을 방지하기 위해, 본 발명에서는 측벽 질화규소막을 먼저 형성한 후 베이스 박막을 성장함으로써, 에미터-베이스 접합 누설 전류를 줄이고, 한편 이로 인한 고속 고주파 동작 특성의 저하를 방지할 수 있으며, 베이스-컬렉터 접합 용량을 이론적인 한계로 최소화 시킬 수 있는 고속 고주파 성능이 우수한 트랜지스터 제조 공정 방법을 제공한다.
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