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公开(公告)号：KR1019910008126B1
公开(公告)日：1991-10-10
申请号：KR1019890006543
申请日：1989-05-16
Applicant: 한국전자통신연구원
Abstract: The transistor including a polysilicon self-aligned source/ drain and double diffused drain using residual sidewall silicon oxide is formed by: (a) performing an active region and polysilicon gate on silicon substrate (45), followed by depositing silicon oxide (45,46) and silicon nitride (48); (b) depositing a PSG (45) with 500nm thickness on silicon substrate, the PSG thickness of gate part is half than that of other part; (c) removing the only PSG (49) layer of polysilicon gate (47) by reactive ion etching; (d) selective growing the polysilicon oxide (53) on gate part (55) after etching the PSG (50) on silicon substrate and silicon oxide (52) on polysilicon gate (47).
Abstract translation: 使用剩余侧壁氧化硅的多晶硅自对准源极/漏极和双扩散漏极的晶体管通过：（a）在硅衬底（45）上执行有源区和多晶硅栅极，然后沉积氧化硅（45,46 ）和氮化硅（48）; （b）在硅衬底上沉积厚度为500nm的PSG（45），栅极部分的PSG厚度为其他部分的一半; （c）通过反应离子蚀刻去除多晶硅栅极（47）的唯一PSG（49）层; （d）在蚀刻硅衬底上的PSG（50）和多晶硅栅极（47）上的氧化硅（52）之后，选择性地生长栅极部分（55）上的多晶硅氧化物（53）。
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公开(公告)号：KR100279794B1
公开(公告)日：2001-02-01
申请号：KR1019970037682
申请日：1997-08-07
Applicant: 한국전자통신연구원
IPC: H01L29/78 , H01L21/336
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술 분야
반도체 제조 분야에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
소오스 및 드레인 영역을 형성하기 위한 고온 열처리 과정에서 강유전막으로 형성된 게이트 절연막의 강유전 특성을 손상하지 않는 트랜지스터 및 그 제조 방법을 제공하고자 한다.
3. 발명의 해결 방법의 요지
실리콘 기판의 소오스 및 드레인 영역이 형성될 영역 상부에 불순물이 주입된 전도막을 형성하고 열처리하여 소오스 및 드레인 확산층을 형성한 후 게이트 절연막 및 게이트 전극을 형성한다.
4. 발명의 중요한 용도
반도체 장치 제조 방법에 이용됨-
公开(公告)号：KR100199007B1
公开(公告)日：1999-06-15
申请号：KR1019960021611
申请日：1996-06-14
Applicant: 한국전자통신연구원
IPC: H01L21/76
Abstract: 본 발명은 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법에 관한 것으로서, 설계 규칙이 0.25㎛ 또는 그 이하가 되는 소자 제조기술에서 사용될 소자 격리 방법에 관한 것이다.
본 발명은 종래 기술에서 트랜치를 사용한 구조에서의 문제가 될 수 있는 폭이 넓이 영역의 트랜치 형성 및 채우기를 해결하기 위해, 실리콘 기판 위에 열산화막을 성장시키고, 제1질화막을 증착하고 산화질화막을 형성하고, 그 위에 제2질화막을 증착하고, 활성영역을 형성하기 위해 사진식각 공정을 거쳐 건식식각하는 제1공정과, 산화막을 증착하고 그 산화막을 과도비등방성 건식식각하여 산화막 스페이서를 형성하는 제2공정과, 얇은 열산화막을 성장하고 질화막을 덮고 비등방성 건식식각하여 질화막 스페이서를 형성하는 제3공정과, 제1필드산화막을 성장하고 제2질화막과 질화막 페이서를 습식식각하는 제4공정과, 실리콘 기판을 파서 트랜치를 형성하고 얇은 열산화막을 성장하고 CVD 법으로 산화막을 증착하는 제5공정과, 증착된 산화막을 등방� �� 건식 또는 비등방성 습식하는 제6공정과, 두께가 상대적으로 작은 미니 필드산화막을 성장하는 제7공정으로 이루어진 것이다.-
Patent Agency Ranking
公开(公告)号：KR100176086B1
公开(公告)日：1999-03-20
申请号：KR1019950024217
申请日：1995-08-05
Applicant: 한국전자통신연구원
IPC: H01J31/12
Abstract: 본 발명은 진공소자의 제조방법에 관한 것으로 반도체 기판의 소정 부분에 질화막을 형성한 후 이용하여 반도체 기판의 노출된 부분을 500 ~ 10000Å정도의 깊이로 등방성 또는 이방성으로 식각한 후 질화막이 형성되지 않은 반도체 기판의 노출된 부분을 열산화하여 형성된 필드 산화막을 이용하여 반도체 기판의 산화되지 않은 부분을 건식 방법에 의해 500 ~ 20000Å정도의 깊이로 선택적으로 등방성 식각하여 입구가 500~2000Å 정도의 지름을 갖는 홀을 형성하고 이 홀의 내부에 팁을 형성한다.
따라서, 필드 산화막의 가장자리 부분이 두껍기 때문에 홀의 형성시 입구의 지름이 균일하게 형성할 수 있다.-
公开(公告)号：KR100171000B1
公开(公告)日：1999-02-01
申请号：KR1019950050517
申请日：1995-12-15
Applicant: 한국전자통신연구원
IPC: H01L29/70
CPC classification number: H01L29/66272 , H01L29/732
Abstract: 본 발명은 바이폴라 트랜지스터의 구조에 관한 것으로 특히, 소자의 활성 영역과 콜렉터 영역을 한정하는 소정 깊이의 트랜치와, 이 각각의 트랜치 내에 실리콘 기둥의 갖는 제1도전형의 반도체 기판과; 상기 반도체 기판의 트랜치 내의 하단과 콜렉터 영역의 실리콘 기둥에 상기 반도체 기판을 형성하는 제1도전형과 다른 제2도전형의 고농도의 불순물 확산이 이루어진 불순물 확산 영역과; 상기 활성 영역의 실리콘 기둥 상단에 상긱 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 에미터 영역과; 상기 활성 영역의 실리콘 기둥 하단에 형성된 불순물 확산 영역과 실리콘 기둥 상단에 형성된 상기 에미터 영역의 중간에 상기 제1도전형과 동일 도전형의 불순물 확산이 이루어진 불순물층의 베이스 영역과; 상기 콜렉터 영역의 실리콘 기둥에 상기 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 콜렉터 영역과; 상기 활성 영역의 트랜치 영역에 매립된 형태의 제1도전형의 다결정 실리콘 베이스 전극과; 상기 다결정 실리콘 베이스 전극과 상기 반도체 기판을 전기적으로 격리시키기 위해 상기 트랜치내에 형성된 산화막; 및 상기 베이스 영역과 다결정실리콘 베이스 전극의 일부분을 전기적으로 연결하는 베이스접속부로 구성되고 상기 각각의 전극을 금속 전극으로 구성하는 것을 특징으로 하는 바이폴라 트랜지스터 구조 및 그 제조방법을 제공하면 실리콘 에피층을 사용하지 않았으며, 소자 격리를 위한 고정이 필요없다.
또한 베이스 전극이 트랜치 영역에 의하여 자동으로 정의되며, 콜렉터 전극은 불순물 확산에 의해 자동 연결되어, 제조공정이 단순하며, 소자 크기가 매주 작은 바이폴라 트랜지스터 구조이다.
그리고, 베이스 전극을 벽면에서 일정 위치에 일부분만 접촉시키므로 베이스의 기생 캐패시턴스가 작으며, 양방향 동작 특성을 갖고 있으므로 고속, 고집적의 ECL회로에 매우 유용하게 응용될 수 있는 구조이다.-
公开(公告)号：KR1019970072469A
公开(公告)日：1997-11-07
申请号：KR1019960012717
申请日：1996-04-24
Applicant: 한국전자통신연구원
IPC: H01L29/739
Abstract: 본 발명은 다결정규소 소오스/드레인 모스 트랜지스터 및 그 제조방법에 관한 것으로, 다결정규소 소오스/드레인 모스 트랜지스터의 제조시 채널영역의 손상을 방지하기 위해서 채널영역에 하부 규소산화막과 규소질화막 및 상부 규소산화막으로 이루어진 다층절연층을 형성하여 두고, 이후 다결정규소 소오스/드레인을 형성함과 아울러 이들의 확산층을 형성하여 상기 다층 절연층에 의해 상기 다결정규소 소오스/드레인 및 확산층을 형성할 때 채널영역의 손상을 방지하는 모스 트랜지스터 제조방법 및 동일한 방법을 적용하는 전계효과 트랜지스터의 제조방법 및 이 제조방법에 의해 제조된 다결정규소 소오스/드레인 모스 트랜지스터 구조를 제공함에 특징이 있다.
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公开(公告)号：KR1019960026751A
公开(公告)日：1996-07-22
申请号：KR1019940032826
申请日：1994-12-05
Applicant: 한국전자통신연구원
IPC: H01L27/08
Abstract: 본 발명에서는, 규소류 전극, 금속 또는 이종 금속 전극 간의 배선 공정에서 콘택 홀 형성 공정을 수행하지 않고 소자의 전기적 콘택을 자동정렬하여 형성하는 방법이 제시된다.
이로써, 콘택 형성 공정 및 이후의 후속 공정들에 있어서의 여유도를 증가시켜 생산 수율 향상 및 이에 따른 공정 단가의 저하를 꾀할 수 있게 된다.-
公开(公告)号：KR1019960019704A
公开(公告)日：1996-06-17
申请号：KR1019940028801
申请日：1994-11-03
Applicant: 한국전자통신연구원
IPC: H01L27/08
Abstract: 금속 산화물 반도체 소자의 채널길이가 짧아지면서 생기는 문제점인 소위 단채널 효과를 개선하기 위한 자기 정렬된 홈구조의 채널을 갖은 LDD형 MOS 소자가 제공이 되는데, 게이트 전극이 소스 및 드레인 영역과 접하는 부분에 자기정렬법으로 홈구조의 제2게이트 전극을 형성함으로써 소스 및 드레인에 의한 전기장이 교차하는 면적을 줄여서 단채널 효과를 극복한다.
이러한 구조에서는 유효채널의 길이가 감소하지도 아니하고 홈의 깊이 만큼의 소스 및 드레인 접합깊이를 확보하기 때문에 얕은 접합의 소스 및 두레인 영역을 형성할 필요도 없다.
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