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公开(公告)号：KR1019950005795B1
公开(公告)日：1995-05-31
申请号：KR1019920025008
申请日：1992-12-22
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: The method executes directly data transfer among processor boards and improves processing speed of system. It comprises : (i) a step for a first processor board(1) to drive a reading address; (ii) a step that a second processor board(1a) supplies a response signal to the first processor board and stops a bus operation of a first memory board(2m); (iii) a step for the second processor board to drive a writing address; (vi) a step for directly transfering data from the first processor board to the second processor board; and (v) a step that the first processor board drives a data response signal and finishes a data transfer operation.
Abstract translation: 该方法直接在处理器板之间执行数据传输，提高系统处理速度。 它包括：（i）第一处理器板（1）驱动读取地址的步骤; （ii）第二处理器板（1a）向第一处理器板提供响应信号并停止第一存储器板（2m）的总线操作的步骤; （iii）第二处理器板驱动写入地址的步骤; （vi）用于将数据从第一处理器板直接传送到第二处理器板的步骤; 以及（v）第一处理器板驱动数据响应信号并完成数据传送操作的步骤。
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公开(公告)号：KR100358155B1
公开(公告)日：2002-10-25
申请号：KR1019990061875
申请日：1999-12-24
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 1. 청구범위에기재된발명이속한기술분야본 발명은인터럽트제어장치및 그제어방법과그를이용한캐쉬제어기에관한것임. 2. 발명이해결하려고하는기술적과제본 발명은, 캐쉬제어과정에서발생하는각종예외사항(exceptions)을프로세서에게알리는각종인터럽트를제어하기위한인터럽트제어장치및 그제어방법과그를이용한캐쉬제어기를제공하고자함. 즉, 본발명은, 캐쉬제어기에서발생한예외사항의신속하고효율적인처리를위하여, 예외사항발생시점부터인터럽트구동시점까지의지연시간을최소화하고유연한(flexible) 인터럽트제어기능을제공하도록하기위한인터럽트제어장치및 그제어방법과그를이용한캐쉬제어기를제공하고자함. 3. 발명의해결방법의요지본 발명은, 인터럽트제어장치를이용한캐쉬제어기에있어서, 캐쉬제어부및 노드버스인터페이스와전용의연결통로를통해인터럽트정보를주고받기위하여, 제어및 상태정보를읽거나쓰기가가능한레지스터를이용하여상기캐쉬제어기에서예외사항(exceptions)으로발생한다수의인터럽트를제어하기위한인터럽트제어수단을구비하되, 상기레지스터는, 인터럽트의요구여부를나타내는비트(IR)와, 인터럽트의인에이블여부를나타내는비트(IE)와, 상기태그메모리와데이터메모리를읽을때 검출된패리티오류를인터럽트로처리할것인지의여부를나타내는비트(PE)와, 상기태그메모리패리티오류를나타내는비트(ETP)와, 상기데이터메모리패리티오류를나타내는비트(EDP)와, 버스측입력요구버퍼(BIQ) 트랜잭션오류를나타내는비트(EBQ)와, 버스측입력응답버퍼(BIP)의트랜잭션오류를나타내는비트(EBP)와, 망측입력요구버퍼NIQ의트랜잭션오류를나타내는비트(ENQ)와, 망측입력응답버퍼NIP의트랜잭션오류를나타내는비트(ENP)를포함하여이루어진것을특징으로함. 4. 발명의중요한용도본 발명은인터럽트제어장치를구비한캐쉬제어기등에이용됨.
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公开(公告)号：KR100331028B1
公开(公告)日：2002-09-04
申请号：KR1019980049407
申请日：1998-11-18
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: 본 발명은 디지털 컴퓨터 시스템에서 프로세서 외부에서 발생한 여러 종류의 인터럽트를 단일 신호 인터럽트 방식의 프로세서(Single Signal Interrupted Processor)에게 신속하고 효과적으로 알려주기 위하여, 내부에 인터럽트 제어 레지스터(Interrupt Control Register)를 내장한 인터럽트 요구 제어기(Interrupt Request Controller) 및 그 제어 방법을 제공하는데 그 목적이 있다.
본 발명에 따르면, 단일 신호 인터럽트 방식의 프로세서의 인터럽트 요구 제어 기능을 수행하고, 상기 프로세서와 프로세서 인터페이스를 통하여 연결된 인터럽트 요구 제어기에 있어서, 외부에서 입력되는 인터럽트 요구 신호를 일시적으로 저장하고, 상기 프로세서로부터 읽기 및 쓰기를 수행할 수 있는 인터럽트 제어 레지스터를 내부에 포함하며, 상기 인터럽트 제어 레지스터에 저장된 인터럽트 제어 정보를 이용하여 인터럽트를 제어하고, 단일 인터럽트 요구 신호를 상기 프로세서 인터페이스를 거치지 아니하고 직접 상기 프로세서에게 전송하는 것을 특징으로 하는 인터럽트 요구 제어기가 제공된다.-
Patent Agency Ranking
公开(公告)号：KR100329968B1
公开(公告)日：2002-03-27
申请号：KR1019990058025
申请日：1999-12-15
Applicant: 한국전자통신연구원
IPC: G06F12/08
CPC classification number: G06F12/0828 , G06F2212/2542
Abstract: 본발명은최소의제어오버헤드로트랜잭션버퍼링을제어함으로써캐쉬이용률을증대시키기위하여이중포트구조로이루어진다수의트랜잭션버퍼를구비한캐쉬제어기를제공하기위한것으로, 이를위해본 발명은다수의컴퓨팅노드가하나의상호연결망에연결되는 CC-NUMA(Cache-Coherent Non-Uniform Memory Access) 컴퓨터시스템에서상기컴퓨팅노드각각에구비되어다수의프로세서를연결하는노드버스와상기상호연결망사이에위치하여상기컴퓨팅노드간의캐쉬일관성프로토콜을수행하고, 상기컴퓨팅노드각각에구비된캐쉬를제어하기위한캐쉬제어기에있어서, 상기노드버스에연결되는노드버스인터페이스수단; 상기상호연결망에연결되는상호연결망인터페이스수단; 상기컴퓨팅노드간의캐쉬일관성유지프로토콜을수행하고, 상기캐쉬의태그메모리및 데이터메모리를제어하기위한캐쉬제어로직수단; 상기캐쉬제어로직수단과상기노드버스인터페이스수단사이에구비되며, 상기노드버스를통해상기프로세서가상기캐쉬제어기에게요청및 응답한트랜잭션을버퍼링하거나상기캐쉬제어기가상기프로세서또는상기컴퓨팅노드의제어장치에게요청및 응답한트랜잭션을버퍼링하기위한 4개의버스측이중포트트랜잭션버퍼링수단; 및상기캐쉬제어로직수단과상기상호연결망인터페이스수단사이에구비되며, 상기상호연결망을통해다른컴퓨팅노드의원격프로세서가상기캐쉬제어기에게요청및 응답한트랜잭션을버퍼링하거나상기캐쉬제어기가상기원격프로세서또는상기다른컴퓨팅노드의제어장치에게요청및 응답한트랜잭션을버퍼링하기위한 4개의망측이중포트트랜잭션버퍼링수단을포함하여이루어지며, 상기캐쉬제어로직수단은, 상기프로세서에의해쓰기및 읽기가능하며, 상기다수의버스측이중포트트랜잭션버퍼링수단및 상기다수의망측이중포트트랜잭션버퍼링수단의버퍼링모드를제어하기위한버퍼링모드레지스터를포함한다.
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公开(公告)号：KR100263537B1
公开(公告)日：2000-08-01
申请号：KR1019970059300
申请日：1997-11-11
Applicant: 한국전자통신연구원
IPC: H04L29/10
Abstract: PURPOSE: An MPICH interface method is provided to be capable of drawing a parallel computer application program easily. CONSTITUTION: An MPI library(11) consists of 125 routines and comprises an operation routine and an execution time structure for charging a point-to-point communication for operating a group communication, a group circumstance management, a topology operation and a data type operation. An abstract device interface(12) consists of a core message passing routine, a core service routine and an expansion routine. A channel interface(13) consists of a channel communication routine and a plurality of functions. Since each lower layer is not affected by an upper layer, a selective access method(5) is that a lower layer is realized using chorus IPC(4).
Abstract translation: 目的：提供一种能够轻松绘制并行计算机应用程序的MPICH接口方法。 构成：MPI库（11）由125个例程组成，包括操作程序和执行时间结构，用于对用于操作组通信的点对点通信，组环境管理，拓扑操作和数据类型操作 。 抽象设备接口（12）由核心消息传递例程，核心服务程序和扩展例程组成。 信道接口（13）由信道通信程序和多个功能组成。 由于每个下层不受上层的影响，选择性访问方法（5）是使用合唱IPC（4）实现较低层。
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公开(公告)号：KR100263299B1
公开(公告)日：2000-08-01
申请号：KR1019970072066
申请日：1997-12-22
Applicant: 한국전자통신연구원
CPC classification number: G06F11/1076 , G06F12/0804 , G06F12/0866 , G06F2211/1009 , G06F2211/1059 , G06F2212/312
Abstract: PURPOSE: A high-speed destaging method using a parity engine is provided to minimize the affection of a response delay to total response performance, the delay being caused by the destaging, by using the blocks of a read cache, a write cache and a destaging cache in a cache memory. CONSTITUTION: After a read request is received from a host, the read cache block is checked(32). If a requested data does not exist in the read cache block, it is read from a disk to the read cache block(32a). When a write request is inputted, the write cache block and the destaging cache block are checked(33,35). If these blocks exist in the cache memory, the data received from a host is written in the blocks. If there is a data block allocatable to the write cache block in the cache memory(36), the data received from the host is written in the data block. If there is not the data block therein, one data block of the write cache block is moved to the destaging cache block(36a), so that one data block of the write cache block can be empty. Previous data and parity are read(36b), and thereby an intermediate parity is calculated(36c).
Abstract translation: 目的：提供一种使用奇偶校验引擎的高速降级方法，以最小化响应延迟对总响应性能的影响，延迟是通过使用读缓存的块，写高速缓存和降级 缓存在缓存中。 构成：从主机接收到读取请求后，检查读取的缓存块（32）。 如果读取缓存块中不存在所请求的数据，则从磁盘读取到读取高速缓存块（32a）。 当输入写入请求时，检查写入高速缓存块和时序缓存块（33,35）。 如果这些块存在于高速缓冲存储器中，则从主机接收的数据被写入块中。 如果存在可分配给高速缓存存储器（36）中的写高速缓存块的数据块，则从主机接收的数据被写入数据块。 如果其中没有数据块，则写入高速缓存块的一个数据块被移动到时序缓存块（36a），使得写入高速缓存块的一个数据块可以为空。 读取先前的数据和奇偶校验（36b），由此计算中间奇偶校验（36c）。
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公开(公告)号：KR1020000038095A
公开(公告)日：2000-07-05
申请号：KR1019980052957
申请日：1998-12-03
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: PURPOSE: A device for implementing a single address map of a parallel computer system, is provided to keep one address environment by many processing nodes. The device removes a lowering of a system performance as a memory address converting is automatically progressed by a hardware, and improves an expandability of a system as a whole system performance is enhanced according to an expansion of every processing node. CONSTITUTION: A device for implementing a single address map of a parallel computer system connects many processing nodes through an interconnection network. The processing node has a master processor(6), many slave processor, a processor bus, and a memory and address map implementing device. The device for implementing a single address map of a parallel computer system comprises the circuits as follows. A memory rap register(21) designate an address area of the processing node. A memory map analyzing circuit(23) converts the address to an address suitable for a character of a memory resource. A node number register(24) stores a peculiar node identifier endowed with the processing node. A master/slave register(25) stores an existence of a master/slave node of the processing node. A node configuration register(26) displays a progress state of a single memory map of the processing node. A node address converting table(27) stores a single address map of a whole system including the processing node. And an interconnection network interface(28) exchange information between the interconnection network and the processing node.
Abstract translation: 目的：提供一种用于实现并行计算机系统的单个地址映射的设备，用于通过许多处理节点保持一个地址环境。 该设备消除了系统性能的降低，因为存储器地址转换由硬件自动进行，并且随着整个系统性能的提高，系统的可扩展性根据每个处理节点的扩展而增强。 构成：用于实现并行计算机系统的单个地址映射的设备通过互连网络连接许多处理节点。 处理节点具有主处理器（6），许多从处理器，处理器总线以及存储器和地址映射实现设备。 用于实现并行计算机系统的单个地址映射的设备包括以下电路。 存储器rap寄存器（21）指定处理节点的地址区域。 存储器映射分析电路（23）将地址转换成适合于存储器资源的字符的地址。 节点号寄存器（24）存储赋予处理节点的特有节点标识符。 主/从寄存器（25）存储处理节点的主/从节点的存在。 节点配置寄存器（26）显示处理节点的单个存储器映射的进展状态。 节点地址转换表（27）存储包括处理节点的整个系统的单个地址映射。 并且互连网络接口（28）在互连网络和处理节点之间交换信息。
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公开(公告)号：KR100246544B1
公开(公告)日：2000-03-15
申请号：KR1019970048278
申请日：1997-09-23
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 고속병렬컴퓨터의 병렬 프로그램 번역기에서 병렬 구문에 의한 쓰레드 생성 방법에 관한 것이다.
종래의 쓰레드 기반형 번역기에서 병렬 구문의 실행문이 쓰레드 함수로 변환되기 위하여 쓰레드 생성기를 따로 두지않고 병렬 구문내의 실행문의 집합을 각각 구하여 중첩된 집합을 갖고 있으므로써 저장 장소의 낭비 및 번역 시간이 길어지는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명은 병렬 구문의 번역 과정 중 코드 번역을 가능하게 하는 쓰레드 생성기의 관리기를 두어, 새로운 쓰레드를 생성할 때 지역 변수와 전역 변수를 구분하고, 쓰레드 생성 함수의 생성 순서를 정의하여 저장 장소의 낭비를 없애므로 보다 빠르게 코드 변환이 이루어질 수 있도록 하기 때문에 효율적으로 코드를 번역할 수 있다.
또한, 본 발명은 고속병렬컴퓨터의 번역기에 이용될 수 있다.
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