公开(公告)号：KR100423900B1

公开(公告)日：2004-03-22

申请号：KR1020020007294

申请日：2002-02-08

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  정용국

IPC: H01L27/108

CPC classification number: H01L27/10855 ,  H01L28/91

Abstract: In a method for forming capacitors of semiconductor devices, a contact plug penetrating an interlayer dielectric (ILD) is formed on a semiconductor substrate. A supporting layer, an etch stop layer, and a molding layer are sequentially formed on the semiconductor substrate where the contact plug is formed. The molding layer is patterned to form a molding pattern. At this time, the molding pattern has an opening exposing an etch stop layer over the contact plug. Next, an adhesive spacer is formed on sidewalls of the opening. The etch stop layer and the supporting layer, which are exposed through the opening where the adhesive spacer is formed, are successively patterned. Thus, the etch stop pattern and the supporting pattern are formed to expose the contact plug. A lower electrode and a sacrificial pattern are formed to sequentially fill a hole region surrounded by sidewalls of the adhesive spacer, the etch stop pattern, and the supporting pattern. After removing the molding pattern and the sacrificial pattern, the adhesive spacer is removed. At this time, the adhesive spacer is composed of a material having good adhesion and high etch selectivity with respect to the etch stop pattern and the lower electrode, preferably a titanium nitride layer.

Abstract translation: 在用于形成半导体器件的电容器的方法中，穿透层间电介质（ILD）的接触插塞形成在半导体衬底上。 在形成接触插塞的半导体衬底上依次形成支撑层，蚀刻停止层和模制层。 模制层被图案化以形成模制图案。 此时，模制图案具有在接触插塞上暴露蚀刻停止层的开口。 接下来，在开口的侧壁上形成粘合剂间隔物。 通过形成粘合剂间隔物的开口暴露的蚀刻停止层和支撑层依次被图案化。 因此，蚀刻停止图案和支撑图案形成为暴露接触插塞。 形成下电极和牺牲图案以顺序地填充由粘合剂间隔物的侧壁，蚀刻停止图案和支撑图案围绕的孔区域。 在去除模制图案和牺牲图案之后，去除粘合剂间隔物。 此时，粘合间隔件由相对于蚀刻停止图案和下电极具有良好附着性和高蚀刻选择性的材料构成，优选为氮化钛层。

公开(公告)号：KR1020040009246A

公开(公告)日：2004-01-31

申请号：KR1020020043120

申请日：2002-07-23

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  정용국

IPC: H01L21/8242

Abstract: PURPOSE: A method for fabricating the capacitor of a semiconductor device is provided to prevent the lower electrode of the capacitor from being transformed by leaving a mold insulation layer after the first and second lower electrodes are formed. CONSTITUTION: After the first buffer layer(14), the mold insulation layer(16), the first lower electrode(18) and the second buffer layer(20) are sequentially formed on a semiconductor substrate(10) including a buried contact(12), a concave groove is formed. The second lower electrode(22) is formed on the side surface of the mold insulation layer in the concave groove, and the buried contact is exposed. A dielectric layer and the first upper electrode(26a) are formed on the second lower electrode and the exposed buried contact. The dielectric layer and the first upper electrode are etched to expose the buried contact. The second upper electrode is formed on the resultant structure.

Abstract translation: 目的：提供一种用于制造半导体器件的电容器的方法，以在形成第一和第二下部电极之后留下模具绝缘层来防止电容器的下部电极变形。 构成：在第一缓冲层（14）之后，将模具绝缘层（16），第一下部电极（18）和第二缓冲层（20）依次形成在包括埋入触头（12）的半导体基板（10） ），形成凹槽。 第二下电极（22）形成在凹槽中的模具绝缘层的侧表面上，并且埋入触点暴露。 电介质层和第一上电极（26a）形成在第二下电极和暴露的掩埋触点上。 电介质层和第一上电极被蚀刻以暴露埋入触点。 在所得结构上形成第二上电极。

公开(公告)号：KR1020010105155A

公开(公告)日：2001-11-28

申请号：KR1020010013751

申请日：2001-03-16

Applicant: 삼성전자주식회사

Inventor： 유차영 ,  임한진 ,  주재현 ,  김완돈 ,  이세진 ,  이윤정 ,  박순연 ,  정용국 ,  최한메 ,  홍경훈 ,  원석준

IPC: H01L21/31

Abstract: 본 발명은 스텝 커버리지와 스루풋을 향상시킬 수 있는, 2단계 증착공정에 의한 금속산화막을 형성하는 방법 및 이를 이용한 반도체 캐패시터의 제조방법에 관한 것이다.
본 발명의 금속산화막을 형성하는 방법은 하부막상에 1차 금속 산화막을 저온 혹은 저압 공정을 수행하여 증착하는 단계와; 상기 1차 금속 산화막상에 상기 1차 탄탈륨 산화막의 증착조건에 비해 상대적으로 고온 혹은 고압 공정을 수행하여 2차 탄탈륨 산화막을 증착하는 단계를 포함한다.
상기 하부막은 폴리실리콘막이고 상기 금속막은 탄탈륨 산화막인 경우, 상기 1차 탄탈륨 산화막의 저온증착 공정은 420~460℃에서 수행되고 저압증착공정은 0.3-3 Torr 의 압력에서 수행되며, 상기 2차 탄탈륨 산화막의 고온증착 공정은 460~500℃에서 수행되고 고압증착공정은 3-5 Torr 의 압력에서 수행된다.
상기 하부막은 금속막이고 상기 금속 산화막은 탄탈륨 산화막인 경우, 상기 1차 탄탈륨 산화막의 저온증착 공정은 350~450℃에서 수행되고 저압증착공정은 0.01-2 Torr 의 압력에서 수행되며, 상기 2차 탄탈륨 산화막의 고온증착 공정은 400~500℃에서 수행되고 고압증착공정은 0.1-10 Torr 의 압력에서 수행된다.