公开(公告)号：KR1020010105155A

公开(公告)日：2001-11-28

申请号：KR1020010013751

申请日：2001-03-16

Applicant: 삼성전자주식회사

Inventor： 유차영 ,  임한진 ,  주재현 ,  김완돈 ,  이세진 ,  이윤정 ,  박순연 ,  정용국 ,  최한메 ,  홍경훈 ,  원석준

IPC: H01L21/31

Abstract: 본 발명은 스텝 커버리지와 스루풋을 향상시킬 수 있는, 2단계 증착공정에 의한 금속산화막을 형성하는 방법 및 이를 이용한 반도체 캐패시터의 제조방법에 관한 것이다.
본 발명의 금속산화막을 형성하는 방법은 하부막상에 1차 금속 산화막을 저온 혹은 저압 공정을 수행하여 증착하는 단계와; 상기 1차 금속 산화막상에 상기 1차 탄탈륨 산화막의 증착조건에 비해 상대적으로 고온 혹은 고압 공정을 수행하여 2차 탄탈륨 산화막을 증착하는 단계를 포함한다.
상기 하부막은 폴리실리콘막이고 상기 금속막은 탄탈륨 산화막인 경우, 상기 1차 탄탈륨 산화막의 저온증착 공정은 420~460℃에서 수행되고 저압증착공정은 0.3-3 Torr 의 압력에서 수행되며, 상기 2차 탄탈륨 산화막의 고온증착 공정은 460~500℃에서 수행되고 고압증착공정은 3-5 Torr 의 압력에서 수행된다.
상기 하부막은 금속막이고 상기 금속 산화막은 탄탈륨 산화막인 경우, 상기 1차 탄탈륨 산화막의 저온증착 공정은 350~450℃에서 수행되고 저압증착공정은 0.01-2 Torr 의 압력에서 수행되며, 상기 2차 탄탈륨 산화막의 고온증착 공정은 400~500℃에서 수행되고 고압증착공정은 0.1-10 Torr 의 압력에서 수행된다.

公开(公告)号：KR1020010054265A

公开(公告)日：2001-07-02

申请号：KR1019990055001

申请日：1999-12-04

Applicant: 삼성전자주식회사

Inventor： 홍경훈 ,  황기현

IPC: H01L27/108

Abstract: PURPOSE: A forming method for lower electrode of capacitor is provided to increase a gap between capacitors by executing a wet etching step. CONSTITUTION: An isolation layer(12) is vaporized on a semiconductor substrate with forming a transistor. In addition, a silicon nitride layer(14) is doped on the isolation layer(12). A contact hole is built by etching the nitride layer(14) and the isolation layer(12) to expose a source/drain region of the transistor. The contact hole fills with a conductive material, and a BC(Buried Contact) contact plug(16) is made. After vaporizing a sacrifice oxide layer, an opening is constructed through reverse patterning the sacrifice oxide layer. A conductive layer covers the whole substrate conformably including the inside of opening. The conductive layer is flattened, and separated by cell to form a lower electrode(18a). A SC(Standard Cleaning)-1 process is operated to obtain an enough space CD(Critical Dimension)(D4) because the SC-1 process is etched the conductive layer of lower electrode.

Abstract translation: 目的：提供电容器下电极的形成方法，通过执行湿蚀刻步骤来增加电容器间的间隙。 构成：隔离层（12）在形成晶体管的半导体衬底上蒸发。 此外，在隔离层（12）上掺杂氮化硅层（14）。 通过蚀刻氮化物层（14）和隔离层（12）来构建接触孔，以暴露晶体管的源极/漏极区域。 接触孔填充有导电材料，并制成BC（埋入触点）接触插头（16）。 在蒸发牺牲氧化物层之后，通过对牺牲氧化物层进行反向图案来构建开口。 导电层覆盖整个衬底，其顺应地包括开口内部。 导电层变平，并被电池隔开以形成下电极（18a）。 操作SC（标准清洁）-1工艺以获得足够的空间CD（临界尺寸）（D4），因为SC-1工艺蚀刻下电极的导电层。

公开(公告)号：KR100486220B1

公开(公告)日：2006-04-28

申请号：KR1019970059712

申请日：1997-11-13

Applicant: 삼성전자주식회사

Inventor： 이재동 ,  황기현 ,  장원준 ,  홍경훈

IPC: H01L27/108

Abstract: 트윈 비트에 의한 불량을 방지할 수 있는 반구형 실리콘층을 가지는 반도체 장치의 커패시터 제조 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 불순물이 제1 농도로 도핑된 제1 폴리실리콘층을 형성한다. 상기 제1 폴리실리콘층 위에 불순물이 상기 제1 농도보다 높은 제2 농도로 도핑된 제2 폴리실리콘층을 형성한다. 상기 제2 폴리실리콘층 및 제1 폴리실리콘층을 연속적으로 패터닝하여 커패시터의 하부 전극 패턴을 형성한다. 상기 하부 전극 패턴의 표면에 HSG를 성장시켜서 반구형 실리콘층을 형성하여, 측벽에는 비교적 큰 HSG가 성장되고 상부에는 비교적 작은 HSG가 성장된 하부 전극을 형성한다.

公开(公告)号：KR1020030092886A

公开(公告)日：2003-12-06

申请号：KR1020020030726

申请日：2002-05-31

Applicant: 삼성전자주식회사

Inventor： 홍경훈

IPC: H01L27/04

Abstract: PURPOSE: A method for fabricating a lower electrode of a capacitor is provided to reduce the stress in a subsequent process by depositing silicon at a temperature of 550-570 deg.C which is a little lower than a phase transition temperature of 580 deg.C. CONSTITUTION: The first insulation layer(105) is formed on a substrate(100). A predetermined region of the first insulation layer is etched to form the first opening(120) partially exposing the upper surface of the substrate. A conductive material is filled in the first opening to form a contact plug(130). The second insulation layer(150a) is formed on the first insulation layer and the contact plug. A predetermined region of the second insulation layer is etched until the upper surface(135) of the contact plug is exposed so that the second opening(155) is formed. A partially crystallized polysilicon layer is consecutively formed on the second insulation layer and on the side and bottom surfaces of the second opening. The polysilicon layer formed on the upper surface of the second insulation layer is eliminated. The second insulation layer is removed.

Abstract translation: 目的：提供一种用于制造电容器的下电极的方法，以通过在550-570℃的温度下沉积硅来降低随后工艺中的应力，该温度略低于580℃的相变温度 。 构成：第一绝缘层（105）形成在基板（100）上。 蚀刻第一绝缘层的预定区域以形成部分暴露衬底的上表面的第一开口（120）。 导电材料填充在第一开口中以形成接触塞（130）。 第二绝缘层（150a）形成在第一绝缘层和接触插塞上。 蚀刻第二绝缘层的预定区域，直到接触插塞的上表面（135）露出，从而形成第二开口（155）。 在第二绝缘层上和第二开口的侧表面和底表面上连续地形成部分结晶的多晶硅层。 消除了形成在第二绝缘层的上表面上的多晶硅层。 去除第二绝缘层。

公开(公告)号：KR1019990065749A

公开(公告)日：1999-08-05

申请号：KR1019980001183

申请日：1998-01-16

Applicant: 삼성전자주식회사

Inventor： 이재동 ,  유재성 ,  전교준 ,  홍경훈

IPC: H01L27/108

Abstract: Cmin/Cmax의 비를 높일 수 있는 질화막과 산화막의 복합막을 유전체막으로 사용하는 반도체 소자의 커패시터에 관하여 개시한다. 이를 위해 본 발명은, 불순물이 도핑(doping)된 폴리실리콘으로 이루어진 하부전극과, 상기 하부전극 위에 질화막과 산화막의 복합막으로 구성된 유전체막과, 상기 유전체막 위에 불순물이 도핑된 폴리실리콘으로 이루어진 상부전극을 구비하는 질화막과 산화막을 유전체막으로 갖는 반도체 소자의 커패시터에 있어서, 상기 상부전극의 불순물 농도는 상기 하부전극의 불순물 농도보다 높은 것을 특징으로 하는 질화막과 산화막을 유전체막으로 갖는 반도체 소자의 커패시터를 제공한다.

公开(公告)号：KR100250639B1

公开(公告)日：2000-04-01

申请号：KR1019970013317

申请日：1997-04-10

Applicant: 삼성전자주식회사

Inventor： 홍지훈 ,  구본영 ,  이재동 ,  홍경훈

IPC: H01L21/316

Abstract: PURPOSE: A method for manufacturing an oxide layer on a semiconductor is provided to improve a quality of an oxide layer by performing a low temperature annealing process in a temperature falling process. CONSTITUTION: A boat including a multitude of wafer is loaded on a process chamber of 350 to 450 deg.C. The temperature of the process chamber is maintained at 850 to 1050 deg.C after the temperature of the process chamber is risen according to a constant ratio. An oxide layer is formed on the wafer under the temperature of 850 to 1050 deg.C. The temperature of the process chamber is fallen from 850-1050 deg.C to 350-450 deg.C according to a constant ratio. A process for falling the temperature comprises the first step of falling the temperature of 850-1050 deg.C to 600-0700 deg.C and the second step of falling the temperature of 600-0700 deg.C to 150-450 deg.C.

Abstract translation: 目的：提供一种在半导体上制造氧化物层的方法，通过在降温过程中进行低温退火处理来提高氧化物层的质量。 构成：将包含大量晶片的船装载在350至450摄氏度的处理室中。 在处理室的温度根据恒定比例升高之后，处理室的温度保持在850至1050℃。 在850〜1050℃的温度下，在晶片上形成氧化物层。 处理室的温度按照恒定的比例从850-1050℃下降到350-450℃。 降温过程包括将850-1050℃的温度降至600-0700℃的第一步骤，将600-700℃的温度降至150-450℃的第二步骤 。

公开(公告)号：KR1019990086745A

公开(公告)日：1999-12-15

申请号：KR1019980019871

申请日：1998-05-29

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  남석우 ,  이재동 ,  홍경훈

IPC: H01L21/76

Abstract: 본 발명은 트렌치 격리 에지 부위에 발생되는 덴트 현상을 방지하는 트렌치 격리 제조 방법에 관한 것으로, 반도체 기판 상에 트렌치 식각 마스크가 형성된다. 트렌치 식각 마스크를 사용하여 반도체 기판이 식각 되어 트렌치가 형성된다. 트렌치 양측벽 및 바닥에 열산화막이 형성된다. 열산화막을 포함하여 트렌치 식각 마스크 상에 실리콘 리치(Si-rich) 질화막이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 실리콘 리치 질화막으로 트렌치 내벽에 라이너(liner)를 형성함으로써, 후속 산화 공정시 트렌치 내벽의 산화를 방지할 수 있고, 트렌치 식각 마스크 제거시 트렌치 격리 에지 부위에 발생되는 덴트 현상을 방지할 수 있으며, 따라서 트렌치 격리의 전기적 특성을 개선할 수 있다.

公开(公告)号：KR1019990039624A

公开(公告)日：1999-06-05

申请号：KR1019970059773

申请日：1997-11-13

Applicant: 삼성전자주식회사

Inventor： 박재영 ,  남석우 ,  홍경훈

IPC: H01L27/108

Abstract: 세정 공정을 통하여 표면적을 증가시키는 반구형 실리콘층을 가지는 반도체 메모리 장치의 커패시터 하부 전극 형성 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 폴리실리콘으로 이루어지는 하부 전극을 형성한다. 상기 하부 전극의 표면에 HSG를 형성시켜서 반구형 실리콘층을 형성한다. 상기 결과물을 HNO
3 , HF, CH
3 COOH 및 순수(純水)로 이루어지는 식각액을 사용하여 세정한다. 상기 하부 전극을 형성하는 단계는 불순물 도핑 농도를 조절하기 위하여 PH
3 유량을 300 sccm 이상으로 하고, 상기 식각액은 40 중량부의 HNO
3 , 1 중량부의 HF, 2 중량부의 CH
3 COOH, 및 20 중량부의 순수(純水)로 이루어진다.

公开(公告)号：KR100292614B1

公开(公告)日：2001-07-12

申请号：KR1019980014912

申请日：1998-04-27

Applicant: 삼성전자주식회사

Inventor： 구본영 ,  홍경훈 ,  배대훈 ,  남석우

IPC: H01L21/76

Abstract: PURPOSE: A trench isolation formation method is provided to prevent a damage of silicon lattices, such as a dislocation and a stress of a silicon substrate by forming a thermal oxide layer on a trench and by rounding edge portions of the trench. CONSTITUTION: A semiconductor substrate(10) is vertically etched by using a trench formation pattern as a mask to form an opening, and the substrate of the lower portion of the opening is etched to form a trench, thereby rounding the edge portions of the trench. A thermal oxide layer(16) is formed at both sidewalls and the bottom of the trench so as to remove a damage and a stress of the substrate(10). An oxidation barrier layer made of SiON is formed on the thermal oxide layer(16). An insulating substance is filled into the trench and annealed in order to densify the insulating substance.

公开(公告)号：KR1019990075571A

公开(公告)日：1999-10-15

申请号：KR1019980009831

申请日：1998-03-21

Applicant: 삼성전자주식회사

Inventor： 신승목 ,  김병기 ,  전교준 ,  홍경훈

IPC: H01L21/68

Abstract: 본 발명의 반도체 웨이퍼 로딩 장치는 보트와 이 보트에 형성된 분사수단과 이 분사수단으로 가스를 공급하는 가스공급 수단으로 이루어진다. 반도체 웨이퍼 로딩 장치는 분사수단을 통해 보트상에 적재된 반도체 웨이퍼상으로 가스를 분사한다. 이 분사되는 가스는 대기중의 산소성분이 반도체 웨이퍼의 표면과 접촉하는 것을 차단하게 된다.