公开(公告)号：KR100546394B1

公开(公告)日：2006-01-26

申请号：KR1020030080574

申请日：2003-11-14

Applicant: 삼성전자주식회사

Inventor： 강성택 ,  윤승범 ,  한정욱 ,  서보영 ,  박성우 ,  박지훈

IPC: H01L27/115

CPC classification number: H01L21/0214 ,  H01L21/02249 ,  H01L21/02252 ,  H01L21/28273 ,  H01L21/3144

Abstract: 플로팅 게이트와 콘트롤 게이트 사이에 100Å 이하의 두께로 초박막화가 가능한 게이트간 절연막이 개재되어 있는 비휘발성 메모리 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 비휘발성 메모리 소자에서 게이트간 절연막은 플로팅 게이트의 바로 위에 형성되어 있는 실리콘 산화질화막과, 실리콘 산화질화막 위에 그 보다 더 큰 두께로 형성되어 있는 산화막으로 이루어진다. 게이트간 절연막에서 실리콘 산화질화막과 산화막과의 사이에 질화막이 개재될 수 있다. 게이트간 절연막을 형성하기 위하여 NH
3 가스와 흔적량의 실란 계열 가스와의 혼합 가스 분위기에서의 열처리에 의해 플로팅 게이트 위에 질화막을 형성한다. N 및 O를 함유하는 가스 분위기에서의 열처리에 의해 상기 플로팅 게이트와 질화막과의 계면에 실리콘 산화질화막을 형성한다. 상기 질화막 위에 산화막을 형성한다.
EEPROM, 게이트간 절연막, 리텐션, 박막화, 러프니스

公开(公告)号：KR100470988B1

公开(公告)日：2005-07-11

申请号：KR1019970045590

申请日：1997-09-03

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  한정욱

IPC: H01L27/115

Abstract: 본 발명은 고속 재기록용 비휘발성 메모리 장치 제조 방법에 관한 것으로서, 특히 상기 방법에 의해 제조되는 비휘발성 메모리 장치의 단위 셀은 비트라인에 연결된 드레인, 워드라인에 연결된 게이트, 소스를 가지는 선택 트랜지스터와, 상기 선택 트랜지스터의 소스에 연결된 드레인, 채널 주입 전자를 축적시키는 부유 게이트, 센스라인에 연결된 제어 게이트, 소스를 가지는 셀 트랜지스터와, 상기 셀 트랜지스터의 소스에 연결된 드레인, 제어라인에 연결된 게이트, 공통 접지라인에 연결된 소스를 가지는 제어 트랜지스터를 구비하는 것을 특징으로 한다.

公开(公告)号：KR100493061B1

公开(公告)日：2005-06-02

申请号：KR1020030040087

申请日：2003-06-20

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  김상수 ,  유현기 ,  박성철 ,  김병호 ,  김주리 ,  윤승범 ,  한정욱

IPC: H01L29/788

CPC classification number: H01L27/11526 ,  H01L21/76224 ,  H01L21/823842 ,  H01L21/823857 ,  H01L21/823892 ,  H01L27/0922 ,  H01L27/105 ,  H01L27/11546

Abstract: 트랜지스터들의 동작 특성이 최적화된 비휘발성 메모리가 내장된 단일 칩 데이터 처리 장치가 제공된다. 단일 칩 데이터 처리 장치는 제1 도핑 농도를 가지는 기판, 기판에 형성된 제1 웰, 제1 웰보다 깊고 제1 도핑 농도보다 높은 농도를 가지는 제2 웰 및 제2 웰 상에 형성된 비휘발성 메모리 셀을 포함한다. 기판에는 서로 다른 4가지 종류의 웰들을 포함할 수 있다.

公开(公告)号：KR1020050046949A

公开(公告)日：2005-05-19

申请号：KR1020030080574

申请日：2003-11-14

Applicant: 삼성전자주식회사

Inventor： 강성택 ,  윤승범 ,  한정욱 ,  서보영 ,  박성우 ,  박지훈

IPC: H01L27/115

CPC classification number: H01L21/0214 ,  H01L21/02249 ,  H01L21/02252 ,  H01L21/28273 ,  H01L21/3144

Abstract: In a method for forming a semiconductor device and a semiconductor device formed in accordance with the method, a thin dielectric layer is provided between a lower conductive layer and an upper conductive layer. In one embodiment, the thin dielectric layer comprises an inter-gate dielectric layer, the lower conductive layer comprises a floating gate and the upper dielectric layer comprises a control gate of a transistor, for example, a non-volatile memory cell transistor. The thin dielectric layer is formed using a heat treating process that results in reduction of surface roughness of the underlying floating gate, and results in a thin silicon oxy-nitride layer being formed on the floating gate. In this manner, the thin dielectric layer provides for increased capacitive coupling between the lower floating gate and the upper control gate. This also leads to a lowered programming voltage, erasing voltage and read voltage for the transistor, while maintaining the threshold voltage in a desired range. In addition, the size of the transistor and resulting storage cell can be minimized and the need for a high-voltage region in the circuit is mitigated, since, assuming a lowered programming voltage, pumping circuitry is not required.

公开(公告)号：KR1020040100909A

公开(公告)日：2004-12-02

申请号：KR1020040033074

申请日：2004-05-11

Applicant: 삼성전자주식회사

Inventor： 강성택 ,  한정욱 ,  윤승범 ,  박성우

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11524 ,  H01L29/42324 ,  H01L29/66825 ,  H01L29/7841

Abstract: PURPOSE: An EEPROM(Electrically Erasable and Programmable Read Only Memory) cell structure and a manufacturing method thereof are provided to reduce an operation voltage of an EEPROM cell by reducing a threshold voltage using a gate dielectric film with non-uniform thickness. CONSTITUTION: An EEPROM cell structure(200) includes a semiconductor substrate(201), a memory transistor(240) and a select transistor(242) on the substrate, a floating junction, and a gate dielectric film. The floating junction(244) is formed between the transistors in the substrate. The gate dielectric film includes a tunnel region with first thickness, a near channel region with second thickness, and a far channel region with third thickness.

Abstract translation: 目的：提供EEPROM（电可擦除可编程只读存储器）单元结构及其制造方法，以通过使用不均匀厚度的栅极电介质膜降低阈值电压来减小EEPROM单元的工作电压。 构造：EEPROM单元结构（200）包括半导体衬底（201），衬底上的存储晶体管（240）和选择晶体管（242），浮置结和栅极电介质膜。 浮置结（244）形成在衬底中的晶体管之间。 栅极电介质膜包括具有第一厚度的隧道区域，具有第二厚度的近沟道区域和具有第三厚度的远沟道区域。

公开(公告)号：KR100456541B1

公开(公告)日：2004-11-09

申请号：KR1020020000451

申请日：2002-01-04

Applicant: 삼성전자주식회사

Inventor： 유태광 ,  한정욱

IPC: H01L21/8247

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L27/11524 ,  H01L29/42324

Abstract: A nonvolatile memory device has: (a) two base patterns on a semiconductor substrate to be separated from each other by a predetermined space; (b) a channel region (210) between the base patterns; source and drain regions separated from the channel region by the base patterns; (c) memory gate extending from the first base pattern to a predetermined region of the channel region; (d) tunnel insulation layer (218); and (e) selection gate covering the second base pattern. A nonvolatile memory device has: (a) first and second base patterns (204a-b) on a semiconductor substrate to be separated from each other by a predetermined space; (b) a channel region formed in the substrate between the base patterns; (c) source and drain regions formed in the substrate adjacent to the base patterns and separated from the channel region by the base patterns; (d) memory gate covering the first base pattern and extend from it to a predetermined region of the channel region; (e) a tunnel insulation layer between the memory gate and the channel region; and (f) a selection gate covering the second base pattern. An independent claim is also included for fabricating the above nonvolatile memory device.

Abstract translation: 非易失性存储器件具有：（a）半导体衬底上的两个基底图案，以彼此分开预定的空间; （b）基础图案之间的沟道区（210）; 通过基极图案与沟道区分开的源极和漏极区; （c）从第一基本图案延伸到沟道区域的预定区域的存储栅极; （d）隧道绝缘层（218）; 和（e）覆盖第二基本图案的选择门。 非易失性存储器件具有：（a）半导体衬底上的第一和第二基础图案（204a-b），其彼此隔开预定的空间; （b）在基底图案之间的基底中形成的沟道区; （c）在衬底中形成在与基底图案相邻并通过基底图案与沟道区域分离的源极和漏极区域; （d）覆盖第一基本图案并从其延伸到沟道区域的预定区域的存储栅极; （e）存储器栅极和沟道区域之间的隧道绝缘层; 和（f）覆盖第二基本图案的选择门。 还包括用于制造上述非易失性存储器件的独立权利要求。

公开(公告)号：KR1020030037573A

公开(公告)日：2003-05-14

申请号：KR1020010068822

申请日：2001-11-06

Applicant: 삼성전자주식회사

Inventor： 유태광 ,  한정욱

IPC: H01L21/8246

Abstract: PURPOSE: A gate pattern of a nonvolatile memory device and forming method thereof are provided to be capable of effectively changing the threshold voltage by enlarging the contact surface between a lower electrode and a gate interlayer dielectric pattern using a groove formed on an isolation layer. CONSTITUTION: An isolation layer(110) is located at the predetermined portion of a semiconductor substrate(100) for defining an active region. A gate oxide layer(120) is formed on the active region. A groove(99) is formed on the upper portion of the isolation layer(110). An upper electrode(160) is located across the isolation layer(110) and the active region. A gate interlayer dielectric pattern(150) is located on the rear surface of the upper electrode(160) for contacting the isolation layer(110). A lower electrode(142) is located on the rear surface of the gate interlayer dielectric pattern(150) for covering the groove(99) and the active region.

Abstract translation: 目的：提供一种非易失性存储器件的栅极图案及其形成方法，其能够通过使用形成在隔离层上的沟槽扩大下部电极和栅极层间电介质图案之间的接触面来有效地改变阈值电压。 构成：隔离层（110）位于用于限定有源区的半导体衬底（100）的预定部分。 在有源区上形成栅极氧化物层（120）。 在隔离层（110）的上部形成有凹槽（99）。 上电极（160）位于隔离层（110）和有源区域两侧。 栅层间电介质图案（150）位于上电极（160）的后表面上，用于接触隔离层（110）。 下电极（142）位于栅极层间介质图案（150）的后表面上，用于覆盖凹槽（99）和有源区域。

公开(公告)号：KR100298586B1

公开(公告)日：2001-11-01

申请号：KR1019990028217

申请日：1999-07-13

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  한정욱

IPC: G11C16/00

CPC classification number: H01L29/42324 ,  H01L29/7883

Abstract: EEPROM(electrically erasable programmable read only memory) 소자의겹쳐쓰기시야기되는프로그램(program) 불량발생을막을수 있도록한 비휘발성메모리소자가개시된다. 이를구현하기위하여본 발명에서는, 반도체기판내의소정부분에형성된정션과, 상기정션과소정간격이격되도록상기정션일측의상기기판내에형성된소오스와, 상기정션과소정간격이격되도록상기정션타측의상기기판내에형성된드레인과, 상기정션과일부오버랩되도록상기소오스와드레인사이의상기기판상에, 터널산화막을포함하는제 1 게이트절연막을개제하여형성되며, '제 1 도전성막/층간절연막/제 2 도전성막' 적층구조의게이트를갖는센스트랜지스터와, 상기센스트랜지스터와소정간격이격되도록상기정션과드레인사이의상기기판상에제 2 게이트절연막을개제하여형성되며, 제 2 도전성막단층구조의게이트를갖는셀렉트트랜지스터및, 상기소오스와센스트랜지스터사이의상기기판상에제 2 게이트절연막을개제하여형성되며, 상기센스트랜지스터를이루는상기제 2 도전성막과일체로연결되는제 2 도전성막단층구조의게이트를갖는겹쳐쓰기용트랜지스터로이루어진비휘발성메모리소자가제공된다.

公开(公告)号：KR1019960032730A

公开(公告)日：1996-09-17

申请号：KR1019950003023

申请日：1995-02-17

Applicant: 삼성전자주식회사

Inventor： 한정욱 ,  안경호

IPC: H01L27/092

Abstract: 고압 반도체 소자 및 그 제조방법에 관하여 설명되어 있다. 제1도전형의 반도체기판, 상기 반도체기판 상에 게이트절연막을 개재하여 형성된 게이트전극, 상기 게이트전극 하부에 형성되고 제1불순물 농도를 갖는 제1도전형의 제1불순물영역, 상기 제1불순물영역을 사이에 두고 대칭적으로 형성되며 제2불순물 농도를 갖는, 상기 제1도전형에 반대인 제2도전형의 제2불순물영역, 상기 제2불순물영역 내의 상기 기판 표면에 형성되고 그 접합부의 깊이가 상기 제2불순물영역보다 작으며, 제3불순물 농도를 갖는제2도전형의 제3불순물영역 및 상기 제2불순물영역 내의 상기 기판 표면에 형성되고 상기 제3불순물영역과 동일한 토폴로지(topology)를 갖도록 형성된 필드신화막을 구비한다. 고압 반도체 소자의 소오스 및 드레인을 채널에 대해 대칭형으로 구성하고 채널과 소오스/드레인을 서로 다른 도전형으로 형성함으로써 종래 문제점을 해결할 수 있다.

公开(公告)号：KR101287447B1

公开(公告)日：2013-07-19

申请号：KR1020070086678

申请日：2007-08-28

Applicant: 삼성전자주식회사

Inventor： 이용규 ,  한정욱 ,  전희석 ,  문정호 ,  하성엽

IPC: G11C16/26 ,  G11C16/30 ,  H01L27/115

CPC classification number: G11C16/0433 ,  G11C16/26 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11529

Abstract: 이이피롬 셀, 이이피롬 셀 제조 방법 및 이이피롬 셀에서의 데이터 읽기 방법에서, 메모리 트랜지스터 및 선택 트랜지스터를 포함하는 이이피롬 셀의 읽기 방법으로, 상기 이이피롬 셀의 비트 라인에 읽기용 비트 라인 전압을 인가한다. 상기 셀에 포함된 메모리 트랜지스터의 센스 라인에 제1 전압을 인가한다. 상기 셀에 포함된 선택 트랜지스터의 워드 라인에 상기 제1 전압보다 높은 제2 전압을 인가한다. 다음에, 상기 셀을 통해 흐르는 전류를 기준 전류와 비교함으로써 상기 셀에 저장된 데이터를 판별한다. 상기 읽기 방법에 의하면, 상기 셀이 소거 상태일 때 셀의 온 전류가 증가하게 되어 데이터 판별이 용이하다.