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公开(公告)号：KR100161754B1
公开(公告)日：1998-12-01
申请号：KR1019950055886
申请日：1995-12-23
IPC: H04L12/52
Abstract: 본 발명은 신호채널들을 스위칭할 때 블록킹이 발생하지 않도록 공간 스위칭 기능을 수행하는 광대역 회선분배 시스템에서의 공간 스위칭 장치에 관한 것으로, 외부로 부터 한 버스(BUS)씩 BTL 신호를 입력받아 TTL 신호로 변환하는 전단 시간스위치 접속부(21); 상기 전단 시간스위치 접속부(21)에서 입력된 버스(BUS) 신호들의 위상차를 시스템에서 공급받은 기준클럭에 정렬하는 위상정렬 기능부(22); 이중화 되어 상기 위상 정렬 기능부(22)로 부터 입력되는 신호를 VC3 신호단위로 공간스위칭 하는 스위칭 기능부(23); 상기 스위칭 기능부(23)로 부터 공간 스위칭된 버스(BUS) 단위의 TTL 신호를 BTL 신호로 변환하여 외부로 출력하는 후단 시간스위치 접속부(24); 외부로 부터 입력되는 칩 선택신호, 인터럽트신호 및 신호채널의 스위칭 제어신호를 상기 위상정력 기능부(22)와 스위칭 기능부(23)에 공급하는 프로세서 접속부(25); 및 시스템의 기준클럭에 동기를 맞추어 전단 시간스위치 접속부(21)로 부터의 클럭신호를 체배하고 후단 시간스위치 접속부(24)로의 클럭신호를 분주시키는 클럭신호 처리기능부(26)를 구비하는 것을 특징으로 하여 고속의 신호접속이 가능하고, 가상채널 단위의 채널 스위칭시 블록킹이 발생하지 않으며, 또한 전/후단 스위치 모듈의 용량이 증가하는 경우 단순히 공간스위치 모듈의 수를 증가시킴으로 신호채널의 블록킹 없이 스위칭용량을 늘릴 수 있는 효과가 있다.
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公开(公告)号：KR1019980050168A
公开(公告)日：1998-09-15
申请号：KR1019960068947
申请日：1996-12-20
IPC: H04L12/43
Abstract: 본 발명은 TU11/TU12 혼용 회선분배를 위한 TU 스위칭 정합장치 및 그 신호구성 방법에 관한 것이다. 그 목적은 하나의 모듈에 의하여 TU11 신호와 TU12 신호를 혼용으로 사용할 수 있도록 하는 데에 있다. 그 구성은 수신방향으로 STM-n급 신호를 BTL 레벨의 소정개수의 78Mbps 속도로 수신하여 TTL 레벨로 변환하며 송신방향에 대하여는 역기능을 수행하는 AU3 신호정합부와, 상기 STM-n급 신호에 포함된 12개의 AU3 신호를 종단하거나 형성하며 상기 AU3 신호정합부와 소정개수의 78Mbps TTL 신호로 접속되며 AU 신호를 처리하여 VC신호로 변환하거나 역기능을 수행하는 AU3 신호처리부와, VC 신호에 포함된 TU신호를 역다중하거나 다중화하여 TU 포인터 처리를 수행하는 VC3 신호처리부 및 TST 구조의 전/후단 시간 스위치 기능을 수용하는 TU1 시간 스위칭부로 구성되는 데에 있다.
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公开(公告)号：KR1019970056315A
公开(公告)日：1997-07-31
申请号：KR1019950055886
申请日：1995-12-23
IPC: H04L12/52
Abstract: 본 발명은 신호채널들을 스위칭할 때 블록킹이 발생하지 않도록 공간 스위칭 기능을 수행하는 광대역 회선분배 시스템에서의 공간 스위칭 장치에 관한 것으로, 외부로 부터 한 버스(BUS)씩 BTL 신호를 입력받아 TTL 신호로 변환하는 전단 시간스위치 접속부(21); 상기 전단 시간스위치 접속부(21)에서 입력된 버스(BUS) 신호들의 위상차를 시스템에서 공급받은 기준클럭에 정렬하는 위상정렬 기능부(22); 이중화 되어 상기 위상 정렬 기능부(22)로 부터 입력되는 신호를 VC3 신호단위로 공간스위칭 하는 스위칭 기능부(23); 상기 스위칭 기능부(23)로 부터 공간 스위칭된 버스(BUS) 단위의 TTL 신호를 BTL 신호로 변환하여 외부로 출력하는 후단 시간스위치 접속부(24); 외부로 부터 입력되는 칩 선택신호, 인터럽트신호 및 신호채널의 스위칭 제어신호를 상기 위상정력 기능부(22)와 스위칭 기능부(23)에 공급하는 프로세서 접속부(25); 및 시스템의 기준클럭에 동기를 맞추어 전단 시간스위치 접속부(21)로 부터의 클럭신호를 체배하고 후단 시간스위치 접속부(24)로의 클럭신호를 분주시키는 클럭신호 처리기능부(26)를 구비하는 것을 특징으로 하여 고속의 신호접속이 가능하고, 가상채널 단위의 채널 스위칭시 블록킹이 발생하지 않으며, 또한 전/후단 스위치 모듈의 용량이 증가하는 경우 단순히 공간스위치 모듈의 수를 증가시킴으로 신호채널의 블록킹 없이 스위칭용량을 늘릴 수 있는 효과가 있다.
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公开(公告)号：KR1019970056236A
公开(公告)日：1997-07-31
申请号：KR1019950053998
申请日：1995-12-22
IPC: H04L12/24
Abstract: 본 발명은 시스템 자동 절체 회로에 관한 것으로서, 리셋 신호를 입력받아 반전시켜 출력하는 제1반전 수단(32); 타 보드의 실탈장 상태를 나타내는 신호를 입력받아 반전시켜 출력하는 제2반전 수단(33); 타 보드의 현재 동작 상태를 나타내는 신호를 입력받아 반전시켜 출력하는 제3반전 수단(34); 상기 제1반전 수단(32)의 출력에 의해 리셋되고, 현재 자신의 동작 상태 신호를 절체 동작시 발생되는 트리거 신호로 래치하여 출력하는 플립플롭(31); 상기 플립플롭(31)의 출력과 상기 제2반전 수단(33)의 출력을 입력받아 논리곱하여 출력하는 제1논리곱 연산 수단(35); 초기에 전송 서비스 보드를 결정하는 신호와 상기 제1반전 수단(32)의 출력을 입력받아 논리곱하여 출력하는 제2논리곱 연산 수단(36); 상기 제1논리곱 연산 수단(35)의 출력과 상기 제3반전 수단(34)의 출력을 입력받아 논리합하여 출력하는 제1논리합 연산 수단(37); 및 상기 제1논리합 연산 수단(37)의 출력과 상기 제2논리곱 연산 수단(36)의 출력을 입력받아 논리합하여 출력하는 제2논리합 연산 수단(38)을 구비하여 전송 시스템의 1+1 보드 절체 회로에 있어서 시스템의 초기 서비스 운영 조건을 만족하고, 제어신호중 타 보드의 동작 상태를 파악하기 위한 신호를 보드의 실장시 먼저 파악할 수 있어 보드의 실탈장시 실시간내에 보드의 자동 절체를 수행하여 전송선로를 복구하여 전송 신호의 에러를 유발시키지 않는 효과가 있다.
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Patent Agency Ranking
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公开(公告)号：KR1019940006082B1
公开(公告)日：1994-07-06
申请号：KR1019910014708
申请日：1991-08-24
Applicant: 한국전자통신연구원
IPC: H01L21/48
Abstract: The isolation method includes the steps of sequentially forming a first oxide layer 2, a buffer layer 3, a nitride layer 4 and a second oxide layer 5 on a silicon substrate 1, selectively etching second oxide layer 5, nitride layer 4, buffer layer 3 and first oxide layer 2 to form an isolation pattern, forming a spacer 21 on the inner side of the pattern, ion-implanting into the exposed portion of silicon substrate, selectively depositing a polysilicon on the exposed portion of the substrate 1 and selectively oxidizing the polysilicon to form a polysilicon oxide layer 8, etching back the polysilicon oxide to the nitride layer 4, and sequentially removing the nitride layer 4, buffer layer 3 and first oxide layer 2 to form an isolation oxide 10, thereby improving the isolation characteristics.
Abstract translation: 隔离方法包括在硅衬底1上依次形成第一氧化物层2，缓冲层3，氮化物层4和第二氧化物层5的步骤，选择性地蚀刻第二氧化物层5，氮化物层4，缓冲层3 和第一氧化物层2以形成隔离图案，在图案的内侧上形成间隔物21，离子注入到硅衬底的暴露部分中，在衬底1的暴露部分上选择性地沉积多晶硅，并选择性地氧化 多晶硅以形成多晶硅氧化物层8，将多晶硅氧化物回蚀刻到氮化物层4，并依次去除氮化物层4，缓冲层3和第一氧化物层2以形成隔离氧化物10，从而提高隔离特性。
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