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公开(公告)号：KR1019980028554A
公开(公告)日：1998-07-15
申请号：KR1019960047659
申请日：1996-10-23
Applicant: 한국전자통신연구원
IPC: H01L23/28
Abstract: 본 발명은 초고주파 모노리식 집적 회로의 실장에 사용되는 패키기 접지단 패들의 기생 성분을 나타내는 등가 회로에 관한 것으로, 각각의 단자로부터 출력되는 임피던스 성분을 하나의 공통 임피던스 성분으로 하고, 이 공통 임피던스를 접지 하도록 한 등가 회로 구조를 도입함으로써, 다운 본딩되는 금선의 수에 따라 기생성분의 표현을 쉽게 확장할 수 있는 패키지 접지단 패들의 근사적인 등가 회로에 관한 것이다.
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公开(公告)号：KR1019970056556A
公开(公告)日：1997-07-31
申请号：KR1019950052692
申请日：1995-12-20
IPC: H04M1/24
Abstract: 본 발명은 전화망을 공용하는 다른 이용자에게 누화나 과부하 등의 영향을 주지 않기 위해서 전화망에 접속하여 사용하는 단말장치의 통화이외의 송출전력 레벨을 측정하는 장치에 관한 것으로, 평균레벨 및 최대레벨 측정을 위한 적분시간을 임의의 시간과 고정된 시간으로 나누어서 정하는 클럭주파수 선택부와 타이밍 발생회로; 상기 타이밍 발생회로에서 발생된 시간의 정수배로 적분 시작 시간을 계속 지연시켜 가면서 상기 적분시간동안 제곱화된 신호를 병렬 적분 처리하는 N개 병렬 적분기; 상기 N개 병렬 적분기를 통해 출력된 적분값을 시간축 상에 나란히 배열하는 아날로그 멀티 플렉서; 및 상기 아날로그 멀티플렉서에 의해 처리된 신호에서 가장 큰 레벨값을 갖는 신호 성분을 검출하는 첨두치 검출회로로 포함하는 것을 특징으로 하여, 종래의 송출전력레벨 측정장치에 비해 오차를 크게 줄일 수 있는 효과가 있다.
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公开(公告)号：KR1019970055422A
公开(公告)日：1997-07-31
申请号：KR1019950050527
申请日：1995-12-15
Applicant: 한국전자통신연구원
IPC: H03K17/00
Abstract: 본 발명은 N형 트랜지스터만으로 의사적인 푸쉬풀 형태의 구동회로를 구현함으로써 종래의 DCFL 구동회로에 비해 적은 DC 전력이 소모될 수 있도록 한 갈륨비소 전계효과 트랜지스터를 이용한 디지털 IC에서의 구동회로에 관한 것으로, 자신의 드레인단이 전원전압에 연결된 DFET와, 상기 DEFT의 게이트단과 소오스단이 자신의 드레인단에 연결되고, 입력신호가 게이트단에 입력되는 EFET와, 상기 EFET의 드레인단에 연결되어 상기 DEFT와 EFET의 동작에 따라 전하를 축적 및 방출하는 커패시티브 부하로 구성된 DCFL 구동회로에 있어서, 상기 DFET 게이트단이 그 자신의 드레인단에 연결되고, 상기 EFET의 게이트단이 그 자신의 게이트단에 연결되며, 그 자신의 소오스단이 접지단에 연결되는 EFET와; 상기 DEFT의 게이트단과 소오스단 사이에 삽입되는 저항을 포함하여 구성된다.
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公开(公告)号：KR1019970054999A
公开(公告)日：1997-07-31
申请号：KR1019950053685
申请日：1995-12-21
IPC: H01S5/30
Abstract: 본 발명은 레이저 다이오드의 제조방법에 관한 것으로서, 제1도전형의 반도체 기판 상에 제1도전형의 제1클래드층, 불순물이 도핑되지 않거나 불순물이 도핑된 활성층과 제2도저형의 제2클래드층을 순차적으로 형성하는 1차 결정성장공정과; 상기 제2클래드층 상부의 소정 부분에 절연층을 길게 형성하는 공정과, 상기 절연층을 식각 마스크로 이용하여 상기 제2클래드층, 활성층, 제1클래드층 및 반도체 기판을 이방성으로 식각하여 메사를 형성하는 1차 식각공정과; 상기 메사의 측면을 등방성으로 식각하는 2차 식각공정과; 상기 2차 식각된 단면 프로파일의 표면에 반절연성의 전류차단층을 형성하는 2차 결정성장공정과; 상기 절연층을 제거하고 상기 제2클래드층 및 전류차단층의 상부에 제2도전형의 제3클래드층과 제2도전형의 오믹접촉층을 순차적으로 형성하는 3차 결정성장 공정과; 상기 반도체 기판과 제3클래드층의 표면에 제1 및 제2전극을 형성하는 공정을 구비한다.
따라서, 1차 식각된 메사를 등방성으로 2차 식각하여 폭을 절연층의 폭보다 좁게하므로 활성층의 폭도 좁아지게 되어 두개 이상의 다모드의 발진을 방지하여 단일 모드로 발진시키고, 또한, 전류전단층을 높은 비저항을 갖는 반절연성으로 형성하므로 누설 전류의 흐름을 방지하고 기생 캐패시턴스를 감소시킬 수 있다.-
Patent Agency Ranking
公开(公告)号：KR1019970054427A
公开(公告)日：1997-07-31
申请号：KR1019950048736
申请日：1995-12-12
Applicant: 한국전자통신연구원
IPC: H01L29/772 , H01L29/737
Abstract: 본 발명은 절연막 스페이서(spacer)로 소자를 격리시킴(isolation)으로써 선택적 MOCVD 재성장시 기존의 에피택셜 층을 보호할 수 있으며 게이트 전극이 격리영역의 활성층과 서로 분리되어 소자의 전기적 특성을 개선시킬 수 있는 집적화 방법에 관한 것으로서, 그 특징은 전계효과형 소자와 이종접합 소자의 집적화 방법에 있어서, 산화막과 질화막으로 구성된 이중 절연막 패턴을 사용하여 격리영역을 정의하는 제1과정과, 격리영역의 측면에 이중 절연막 스페이서를 형성하는 제2과정 및 유기 금속 화학 증착방법(MOCVD)으로 화합물 반도체 소자용 에피택셜 층을 선택적으로 재성장하는 제3과정을 포함하는 데에 있으므로, 본 발명은 이중 절연막 스페이서와 선택적 MOCVD 재성장 방법을 이용하여 전계효과형 갈륨비소 반도체 소자와 이종접합형 반도체 소자를 동시에 동일한 기판에 집적화하여 종래의 제작방법에 비하여 재성장시 상호 불순물 오염을 방지할 수 있어 우수한 재성장 에피택셜 층을 얻을 수 있으며 절연막 스페이서에 의해서 소자의 활성영역이 격리되기 때문에 소자의 집적도를 높일 수 있고 전기적 특성을 개선시킬 수 있다는 데에 그 효과가 있다.
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公开(公告)号：KR1019970054345A
公开(公告)日：1997-07-31
申请号：KR1019950052694
申请日：1995-12-20
IPC: H01L29/70
Abstract: 본 발명은 선택적 컬렉터 박막 성장을 이용한 초자기정렬 바이폴러 트랜지스터와 그 제조방법에 관한 것으로서, 그 특징은 바이폴러 트랜지스터의 제조방법에 있어서, 반도체 기판에 전도성 매몰 컬렉터를 형성시키는 제1과정과, 절연막과 베이스 전극용 전도성 반도체 박막을 패터닝하는 제2과정과, 측면부분에 절연막을 형성시키는 제3과정과, 정의된 활성영역에만 컬렉터용 전도성 반도체 박막을 증착시키는 제4과정과, 다중층 구조의 베이스용 전도성 반도체 소정개수의 층의 박막을 증착시키는 제5과정과, 베이스 전극을 증착시키고 패터닝시키는 제6과정과, 측면 절연막을 형성시키는 제7과정 및 에미터용 전도성 반도체 박막과 에미터 전극용 전도성 반도체 박막을 자기정렬시켜 증착시키는 제8과정을 포함하여, 초자기정렬 상하 양방향 동작성 직구조를 갖게하는 데에 있으므로, 본 발명은 바이폴러 트랜지스터의 동작속도를 규소/규소 게르마늄 이종접합의 박막 구조를 사용하여 증가시키는 동시에 소자의 기생용량 및 기생저항을 최소화하고 더 나아가 소자크기를 감소시킴으로써 고속화 고잡적화 그리고 저전력화를 이룰 수 있으며, 고속소자인 경우에 컬렉터의 두께가 작아짐에 따라 커렉터－베이스 컬렉터－에미터 항복전압의 감소효과를 최소화하며, 공정을 간단화함으로써 공정수가 줄어들어 소자의 생산성 향상을 도모할 수 있다는 데에 그 효과가 있다.
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公开(公告)号：KR1019970054344A
公开(公告)日：1997-07-31
申请号：KR1019950052693
申请日：1995-12-20
IPC: H01L29/70
Abstract: 본 발명은 폴리사이드 베이스 전극과 선택적 박막 성장법을 사용한 초자기정렬 바이폴러 트랜지스터 장치 및 제조방법에 관한 것으로서, 그 특징은 바이폴러 트랜지스터의 제조방법에 있어서, 반도체 기판에 전도성 매몰 컬렉트를 형성시키는 제1과정과, 절연막과 베이스 전극용 전도성 반도체 박막을 패터닝하는 제2과정과, 정의된 활성영역에만 컬렉터용 전도성 반도체 박막을 증착시키는 제3과정과, 측면부분에 전도성 반도체 박막을 형성시키는 제4과정과, 다중층 구조의 베이스용 전도성 반도체 소정개수의 층의 박막을 증착시키는 제5과정과, 베이스 전극을 증착시키고 패터닝시키는 제6과정과, 측면 절연막을 형성시키는 제7과정 및 에미터용 전도성 반도체 박막과 에미터 전극용 전도성 반도체 박막을 자기정렬시켜 증착시키는 제8과정을 포함하 여, 초자기정렬 상하 양방향 동작성 수직 구조를 갖게 하는 데에 있으므로, 본 발명은 바이폴러 트랜지스터의 동작속도를 이종접합의 박막 구조를 사용하여 증가시키는 동시에 소자의 기생용량 및 기생저항을 최소화하고 더 나아가 소자크기를 감소시킴으로써 보다 더 고속화 고잡적화 그리고 저전력화를 이룰 수 있으며, 공정을 간단화함으로써 공정수가 줄어들어 소자의 생산성향상을 도모할 수 있다는 데에 그 효과가 있다.
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公开(公告)号：KR1019970030870A
公开(公告)日：1997-06-26
申请号：KR1019950042602
申请日：1995-11-21
IPC: H01L29/737
Abstract: 본 발명은 부저항 출력특성을 개선한 이종접합 바이폴러 트랜지스터(Heterojunction Bipolar Transistor, 이하 HBT라고 약칭함)의 구조에 관한 것으로서, 그 특징은 부저항 출력특성을 개선하기 위하여 반절연성의 반도체 기판과, 상기 반도체 기판 위에 형성된 컬렉터부와, 상기 컬렉터부 위에 형성된 베이스부와, 상기 베이스부 위에 형성된 에미터부와, 상기 에미터부 위에 형성된 보호층 부로 구성된 이종접합 바이폴러 트랜지스터에 있어서, 상기 에미터부가, 상기 베이스부 위에 형성된 제1에미터 그레이딩과, 상기 에미터 그레이딩 위에 형성된 에미터 및 상기 에미터 위에 형성된 제2에미터 그레이딩으로 형성되는 데에 있으므로, 그 효과는 부저항 특성의 원인으로 알려진 기존의 열적 현상과 더불어 새로운 전기적 현상에 근거하여 HBT의 부저항 출력특성을 선함으로써 집적회로의 소비전력을 감소시킨다는 점에서 구성 소자의 동작점 소비전력을 감소시키며 집적회로의 설계에서 많은 선택권을 가지게 된다는 데에 있다.
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