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公开(公告)号：KR1020090023939A
公开(公告)日：2009-03-06
申请号：KR1020070089078
申请日：2007-09-03
Applicant: 삼성전자주식회사
CPC classification number: H01L23/5256 , H01L23/5258 , H01L27/112 , H01L2924/0002 , H01L2924/00
Abstract: An electric fuse device is provided to uniformize current density inside a fuse link by arranging one of a first cathode contract and a first anode contact cross a virtual extension surface of the fuse link. An anode(A) and a cathode(C) are located on a substrate. The anode and the cathode are separated each other. A fuse link is positioned between the anode and the cathode. The fuse link connects the anode and the cathode. The first cathode contact(135C1) connects the cathode. The first anode contact(135A1) is connected to the anode. At least one of the first cathode contact and the first anode contact crosses the virtual extension surface of the fuse link. A first direction width of at least one contact is larger than the first direction width of the fuse link.
Abstract translation: 提供电熔丝装置，通过将第一阴极合约和第一阳极触点中的一个跨过熔断体的虚拟延伸表面来均匀化熔丝链内的电流密度。 阳极（A）和阴极（C）位于基板上。 阳极和阴极彼此分离。 一个熔断体位于阳极和阴极之间。 保险丝连接阳极和阴极。 第一阴极接触件（135C1）连接阴极。 第一阳极触点（135A1）连接到阳极。 第一阴极接触件和第一阳极接触件中的至少一个穿过熔断体的虚拟延伸表面。 至少一个触点的第一方向宽度大于熔丝链的第一方向宽度。
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公开(公告)号：KR1020090020847A
公开(公告)日：2009-02-27
申请号：KR1020070085456
申请日：2007-08-24
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/7848 , H01L21/28044 , H01L21/823807 , H01L29/165 , H01L29/66636 , H01L29/78
Abstract: A method of manufacturing a MOS transistor having a strained channel and a MOS transistor manufactured thereby are provided to improve reliability of a semiconductor device by preventing short circuit between conductive films adjacent to a gate pattern. A gate pattern(120) is formed on a semiconductor substrate(100). The gate pattern comprises a gate electrode and a capping layer pattern which successively are laminated. In the capping layer pattern, the width of a lower capping film(114b) is narrower than the width of a top capping layer(116a). A spacer(134) covers the side wall of the gate pattern. By using a spacer and a gate pattern as an etching mask, the semiconductor board of both sides of the gate pattern is etched and the recess region is formed. The recess region is filled in with the semiconductor layer.
Abstract translation: 提供制造具有应变通道的MOS晶体管和由其制造的MOS晶体管的方法，以通过防止与栅极图案相邻的导电膜之间的短路来提高半导体器件的可靠性。 在半导体衬底（100）上形成栅极图案（120）。 栅极图案包括依次层叠的栅电极和覆盖层图案。 在封盖层图案中，下封盖膜（114b）的宽度比顶盖层（116a）的宽度窄。 间隔物（134）覆盖栅极图案的侧壁。 通过使用间隔物和栅极图案作为蚀刻掩模，蚀刻栅极图案的两侧的半导体板并形成凹部区域。 凹部区域被半导体层填充。
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公开(公告)号：KR1020090015710A
公开(公告)日：2009-02-12
申请号：KR1020070080267
申请日：2007-08-09
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/56 , G01R31/2884 , G11C11/41 , G11C29/24 , G11C29/50008 , H01L22/34 , H01L27/105 , H01L27/11 , H01L27/1108 , H01L27/1116 , H01L2924/0002 , H01L2924/00
Abstract: A test device, an SRAM test device, and a semiconductor IC device are provided to test easily opening states of test contacts of a test region of an SRAM test device by forming the test contact of the test region of the SRAM test device corresponding to a contact of a cell region. A first test active region(210) is extended in one direction on a semiconductor substrate. A plurality of test gate lines(230) are formed across the first test active region or a second test active region. A plurality of test contacts(240) are formed on the first and second active regions. A plurality of connective active regions(212) are formed to connect electrically pairs of the test contacts formed on the first and second test active regions. A plurality of metal lines(270) are formed to connect electrically the adjacent test contacts on the first test active region or the second active region.
Abstract translation: 提供了测试装置，SRAM测试装置和半导体IC器件，通过形成对应于SRAM测试装置的测试区域的测试接触来测试SRAM测试装置的测试区域的测试触点的容易打开状态 细胞区域的接触。 第一测试有源区（210）在半导体衬底上沿一个方向延伸。 跨越第一测试有源区域或第二测试有源区域形成多个测试栅极线（230）。 多个测试触点（240）形成在第一和第二活动区域上。 形成多个连接有源区（212）以连接形成在第一和第二测试有源区上的测试触点的电对。 多个金属线（270）形成为在第一测试有源区域或第二有源区域上的相邻测试触点电连接。
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公开(公告)号：KR1020090014824A
公开(公告)日：2009-02-11
申请号：KR1020070079098
申请日：2007-08-07
Applicant: 삼성전자주식회사
CPC classification number: H01L23/5256 , H01L2924/0002 , H01L2924/00
Abstract: A semiconductor device and a method of formation thereof are provided to increase the electron movement in the region contacting with the dummy contact plug or the region adjacent to the dummy contact plug and to cut smoothly the fuse structure. The fuse structure(120) formed on the substrate is covered by the interlayer insulating film(130). The first contact plug(151), and the second contact plug(152) and the third contact plug(153) are connected to the fuse structure through the interlayer insulating film. The first conductive pattern and the second conductive pattern are arranged on the interlayer insulating film. The first conductive pattern(161) and the second conductive pattern(162) are electrically connected to the first contact plug and the second contact plug. The third contact plug is arranged between the first contact plug and the second contact plug.
Abstract translation: 提供半导体器件及其形成方法以增加与虚拟接触插塞或与虚拟接触插塞相邻的区域接触的区域中的电子移动并平滑地切割熔丝结构。 形成在基板上的熔丝结构（120）被层间绝缘膜（130）覆盖。 第一接触插塞（151）和第二接触插塞（152）和第三接触插塞（153）通过层间绝缘膜连接到熔丝结构。 第一导电图案和第二导电图案布置在层间绝缘膜上。 第一导电图案（161）和第二导电图案（162）电连接到第一接触插塞和第二接触插塞。 第三接触插塞设置在第一接触插塞和第二接触插塞之间。
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公开(公告)号：KR100801074B1
公开(公告)日：2008-02-05
申请号：KR1020060081752
申请日：2006-08-28
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L21/76846
Abstract: 반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자가 제공된다. 반도체 소자 제조 방법은 반도체 기판 상에 게이트 전극을 형성하고, 게이트 전극 양측의 반도체 기판 내에 소스/드레인 영역을 형성하고, 게이트 전극 및 소스/드레인 영역이 형성된 반도체 기판 상에 니켈 또는 니켈 합금을 증착하고, 열처리하여 게이트 전극 및 소스/드레인 영역 표면에 니켈 실리사이드막을 형성하고, 결과물 상에 니켈 실리사이드막 표면을 노출시키는 콘택홀이 형성된 층간 절연막을 형성하고, 후속 공정이 진행되는 온도에서 상기 니켈 실리사이드막과 반응하지 않는 고융점 금속을 상기 콘택홀을 따라 컨포말하게 증착하여 오믹막을 형성하고, 오믹막 상에 콘택홀을 따라 컨포말하게 확산 방지막을 형성하고, 콘택홀 내에 금속 물질을 매립하여 금속막을 형성하는 것을 포함한다.
니켈 실리사이드막, 오믹막, 콘택Abstract translation: 提供了由此制造的半导体器件制造方法和半导体器件。 该半导体装置的制造方法包括：形成在半导体衬底上的栅电极，在两侧上的栅电极的半导体衬底中形成源/漏区，和沉积镍或形成栅电极和源/漏区的半导体基片上的镍合金，和 在热处理到栅电极，并形成源极上形成薄膜的硅化物的镍/漏区的表面，形成层间绝缘膜中的接触孔，用于在所得到的暴露镍硅化物膜的表面，并在该温度下的后续的处理进行的镍硅化物膜和 沿和难熔金属接触孔，该孔不反应通过沉积共形和O mikmak形成相扩散阻挡沿着在接触孔形，并且在所述接触孔中填充金属材料，形成金属膜，以形成欧姆膜上方 它涉及。
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Patent Agency Ranking
公开(公告)号：KR100772901B1
公开(公告)日：2007-11-05
申请号：KR1020060095116
申请日：2006-09-28
Applicant: 삼성전자주식회사
IPC: H01L21/31 , H01L21/28 , H01L21/8238
CPC classification number: H01L21/823807 , H01L21/76802 , H01L21/76816 , H01L21/76829 , H01L21/76832 , H01L21/823871 , H01L29/7843 , H01L2924/0002 , H01L2924/00
Abstract: A semiconductor device and a manufacturing method thereof are provided to improve operation reliability of the semiconductor device by removing an overlapped region between first and second stress films while forming a contact hole. A semiconductor substrate(100) includes first and second transistor regions and a border region. The first transistor region includes a first gate electrode and a first source/drain region. The second transistor region includes a second gate electrode and a second source/drain region. The border region includes a third gate electrode and is arranged on an interface between the first and the second transistor regions. A first stress film(131) covers the first gate and the first source/drain region and at least a portion of the third generates. The second gate and the second source/drain region are covered with a second stress film(135). The second stress film is overlapped with the first stress film on the third gate electrode. An interlayer dielectric(140) is formed on the first and second stress films. Plural first contact holes(147a) penetrate the first stress film and the interlayer dielectric and expose the first gate electrode and the first source/drain region. Plural second contact holes(147b) penetrate the second stress film and the interlayer dielectric and expose the second gate electrode and the second source/drain region. A third contact hole(147c) penetrates the interlayer dielectric and the first and second stress films on the border region and exposes the third gate electrode. A recess degree of a bottom of the third contact hole from an upper surface of the third gate electrode is equal to or greater than that of a bottom of the first contact hole from an upper surface of the first gate electrode.
Abstract translation: 提供半导体器件及其制造方法，以通过在形成接触孔的同时去除第一和第二应力膜之间的重叠区域来提高半导体器件的操作可靠性。 半导体衬底（100）包括第一和第二晶体管区域和边界区域。 第一晶体管区域包括第一栅极电极和第一源极/漏极区域。 第二晶体管区域包括第二栅极电极和第二源极/漏极区域。 边界区域包括第三栅电极，并且布置在第一和第二晶体管区域之间的界面上。 第一应力膜（131）覆盖第一栅极和第一源极/漏极区域，并且第三应力膜片的至少一部分产生。 第二栅极和第二源极/漏极区域被第二应力膜（135）覆盖。 第二应力膜与第三栅电极上的第一应力膜重叠。 在第一和第二应力膜上形成层间电介质（140）。 多个第一接触孔（147a）穿透第一应力膜和层间电介质并暴露第一栅电极和第一源/漏区。 多个第二接触孔（147b）穿透第二应力膜和层间电介质，并露出第二栅极电极和第二源极/漏极区域。 第三接触孔（147c）穿过层间电介质和边界区域上的第一和第二应力膜并暴露第三栅电极。 从第三栅电极的上表面的第三接触孔的底部的凹陷度等于或大于第一接触孔的从第一栅电极的上表面的底部的凹陷度。
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公开(公告)号：KR100750559B1
公开(公告)日：2007-08-20
申请号：KR1020040020563
申请日：2004-03-26
Applicant: 삼성전자주식회사
Inventor： 신홍재
IPC: H01L21/768
CPC classification number: H01L24/05 , H01L23/53295 , H01L24/03 , H01L24/48 , H01L2224/02166 , H01L2224/04042 , H01L2224/05093 , H01L2224/05567 , H01L2224/05599 , H01L2224/05624 , H01L2224/05647 , H01L2224/05684 , H01L2224/48463 , H01L2924/00014 , H01L2924/0002 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01007 , H01L2924/01013 , H01L2924/01014 , H01L2924/01019 , H01L2924/01029 , H01L2924/01074 , H01L2924/14 , H01L2924/19041 , H01L2924/19043 , H01L2924/30105 , H01L2224/45099 , H01L2224/05552
Abstract: 본 발명의 과제는 패키징시에 발생하는 충격에 대해 높은 내성을 갖는 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
패드부(A) 및 회로부(B)의 기판(1) 전체면에 저유전율막(11)을 형성한다. 저유전율막(11) 상에 레지스트 패턴(13)을 형성하고, 이 레지스트 패턴(13)을 마스크로 하여 패드부(A)의 저유전율막(11) 내에 개구(14)를 형성한다. 이 개구(14) 내에 저유전율막(11)보다도 높은 강도를 갖는 실리콘 산화막(15)을 액상 성막법을 이용하여 형성한다. 다마신법을 이용하여 실리콘 산화막(15) 내에 패드 비어(17)를 형성하는 동시에, 회로부(B)의 저유전율막(11) 내에 Cu 다마신 배선(16)을 형성한다.
패드부, 회로부, 패드 비어, 저유전율막, 레지스트 패턴, 본딩 패드Abstract translation: 在具有焊盘区域和电路区域的衬底的整个表面上形成低k电介质膜。 在低k电介质膜上形成抗蚀剂图案，并且使用抗蚀剂图案作为掩模，在焊盘区域的低k电介质膜中形成开口。 使用液相沉积法在开口中形成强度高于低k电介质膜的氧化硅膜。 使用镶嵌方法，在焊盘区域的氧化硅膜和电路区域的低k电介质膜中形成布线。
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公开(公告)号：KR100703968B1
公开(公告)日：2007-04-06
申请号：KR1020050034650
申请日：2005-04-26
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76846 , H01L21/76849 , H01L21/76858 , H01L21/76871 , H01L21/76877 , H01L23/53238 , H01L2924/0002 , H01L2924/00
Abstract: 반도체 소자의 배선 형성 방법이 제공된다. 반도체 소자의 배선 형성 방법은 반도체 기판 상에 배선 형성 영역을 구비하는 절연막 패턴을 형성하는 단계, 절연막 패턴 상에 확산 방지층을 형성하는 단계, 확산 방지층 상에 제1 점착층을 형성하는 단계, 제1 점착층 상에 씨드층을 형성하는 단계, 배선 형성 영역을 채우도록 도전층을 형성하는 단계, 제1 어닐링을 실시하여 도전층의 결정립을 성장시키는 단계, 절연막 패턴의 상면이 노출되도록 도전층을 평탄화하는 단계, 제1 어닐링보다 고온에서 제2 어닐링을 실시하여, 제1 점착층과 도전층이 반응하여 형성된 인터페이스층을 형성하는 단계를 포함한다.
구리 배선, 점착층, 확산 방지층, 비저항Abstract translation: 提供了一种形成半导体器件的布线的方法。 的半导体装置的布线形成方法包括：形成在台阶上的第一粘合剂层，所述扩散阻挡层上形成上形成半导体基板，绝缘膜图案，所述第一上具有布线形成区域的绝缘膜图案的步骤的扩散阻挡层 形成在粘附层上的籽晶层，形成导电层以填充线形成区域，该方法包括：通过执行第一退火以生长导电层的晶粒，平坦化所述导电层，使得所述上表面，在绝缘膜图案暴露 并且在比第一退火更高的温度下执行第二退火以形成通过使第一粘合层和导电层反应而形成的界面层。
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公开(公告)号：KR1020060087844A
公开(公告)日：2006-08-03
申请号：KR1020050008700
申请日：2005-01-31
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76846 , H01L21/76843 , H01L21/76864 , H01L23/53238 , H01L2924/0002 , H01L2924/00
Abstract: 신뢰성이 향상된 배선을 포함하는 반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는, 기판과, 기판 상에 형성되고, 개구부를 구비하는 절연막 패턴과, 개구부 내면에 형성된 비정질 금속 질화막과, 비정질 금속 질화막 상에 형성된 확산 방지막과, 확산 방지막이 형성된 개구부 내를 매립하는 도전막을 포함한다.
반도체, 배선, 질화막, 점착력(adhesion), 면저항-
公开(公告)号：KR100593737B1
公开(公告)日：2006-06-28
申请号：KR1020040005520
申请日：2004-01-28
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76808 , H01L21/76801 , H01L21/76802 , H01L21/76807 , H01L21/76814 , H01L21/76829
Abstract: 반도체 소자의 배선 방법 및 배선 구조체를 제공한다. 상기 반도체 소자의 배선방법은 반도체기판 상에 층간절연막을 형성하는 것을 구비하되, 상기 층간절연막은 탄소 도핑된 저유전율막으로 형성한다. 상기 층간절연막 상에 상기 층간절연막의 산화를 방지하기 위한 산화방지막을 형성한다. 상기 산화방지막 상에 산화물 캐핑층을 형성한다. 상기 산화물 캐핑층, 상기 산화방지막 및 상기 층간절연막을 관통하는 비아홀을 형성한다. 상기 비아홀 내에 도전막 패턴을 형성한다.
OSG, undercut, SiCN, oxide capping layerAbstract translation: 提供半导体元件和布线结构的布线方法。 布线半导体器件的方法包括在半导体衬底上形成层间绝缘膜，其中层间绝缘膜由碳掺杂低介电常数膜形成。 用于防止层间绝缘膜氧化的防氧化膜形成在层间绝缘膜上。 并且在氧化防止膜上形成氧化物覆盖层。 形成贯穿氧化物盖层，氧化防止膜和层间绝缘膜的通孔。 导电膜图案形成在通孔中。
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