公开(公告)号：KR100251993B1

公开(公告)日：2000-04-15

申请号：KR1019970059227

申请日：1997-11-11

Applicant: 한국전자통신연구원

Inventor： 박병선 ,  이진희 ,  윤형섭 ,  편광의 ,  박철순

IPC: H01L21/28

Abstract: PURPOSE: A method for forming a T-shaped gate conductive pattern by using a double-layered resist is provided to prevent the damage of a gate head caused by a backward scattering of exposure light and to obtain a minute gate foot. CONSTITUTION: In the method, the first and second resist used the double-layered resist are coated on a substrate. The second resist has a higher sensitivity to exposure light than the first resist has. Next, an exposure process using an exposure mask(400) and development process are performed in sequence to form a T-shaped opening in the double-layered resist. In particular, the exposure mask(400) has a gate foot pattern(401), a gate head pattern(402) and a dummy pattern(403) formed near an edge of the gate head pattern(402). The dummy pattern(403) only counterbalances the amount of an electron beam around the gate head without transferring any pattern. Thereafter, a conductive layer is formed over the double-layered resist having T-shaped opening. Next, by removing the double-layered resist, the T-shaped gate conductive pattern is obtained.

Abstract translation: 目的：提供通过使用双层抗蚀剂形成T形栅极导电图案的方法，以防止由于曝光光的反向散射而导致的栅极头的损坏并获得分钟栅极脚。 构成：在该方法中，将使用双层抗蚀剂的第一和第二抗蚀剂涂覆在基材上。 第二抗蚀剂比第一抗蚀剂具有比曝光光更高的灵敏度。 接下来，依次进行使用曝光掩模（400）和显影处理的曝光处理，以在双层抗蚀剂中形成T形开口。 特别地，曝光掩模（400）具有形成在栅极头图案（402）的边缘附近的栅极脚图案（401），栅极图案（402）和虚设图案（403）。 伪图案（403）仅在不转移任何图案的情况下均衡电子束在栅极头周围的量。 此后，在具有T形开口的双层抗蚀剂上形成导电层。 接下来，通过去除双层抗蚀剂，获得T形栅极导电图案。

公开(公告)号：KR100249793B1

公开(公告)日：2000-03-15

申请号：KR1019970070306

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  박철순 ,  편광의

IPC: H01L21/304

Abstract: 본 발명은 균일하고 제어성이 좋은 뒷면 비아-홀(via-hole)용 웨이퍼 연마 시료 제작 방법을 제공하는 것을 목적으로 한다. 본 발명은, 뒷면 연마 시 유리 기판 위에 사파이어 웨이퍼를 저온 왁스를 사용하여 붙이고 그 위에 고온 왁스를 사용하여 공정이 완료된 웨이퍼를 붙인다. 50미크론 에서 100미크론까지 연마를 한 후 저온에서 유리 기판을 떼어내고 뒷면 비아-홀 리소그라피 공정을 진행한다. 리소그라피가 완료된 후 비아-홀을 식각하고 뒷면을 전기도금 방법으로 도금을 하여 비아-홀 공정을 완료하고 고온에서 웨이퍼를 사파이어 투명지지대로부터 떼어낸 후 세정한다. 따라서, 사파이어 투명명 지지대를 이용하여 식각마스크용 마스크 정렬과 건식식각 웨이퍼 받침대로 사용할 수 있도록 하고, 시료의 보호를 위하여 고온 및 저온 왁스를 사용하므로서 사용 후 떼어내기가 편리하도록 제작하는 방법에 의해 비아홀 식각 공정시 기판 온도에 따라 급격하게 변하는 식각율을 안정 시킬 수 있도록 한 것이다. 따라서 이 공정은 웨이퍼 내에서 균일하고 재현성 있는 뒷면 비아-홀을 얻을 수 있는 방법이다.

公开(公告)号：KR1019990084769A

公开(公告)日：1999-12-06

申请号：KR1019980016753

申请日：1998-05-11

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  맹성재 ,  박철순 ,  편광의

IPC: H01L29/12

Abstract: 본 발명은 게이트의 길이와 수직방향의 높이를 조절할 수 있고, 게이트 누설 전류를 줄일 수 있는 미세 선폭의 T자형 게이트 전극을 제어성 좋게 한 반도체 소자의 미세 T자형 게이트 전극 제작방법에 관한 것이다. 이 방법을 살펴보면, 기판(1)위에 활성층(2)과 캡층(3)을 성장한 후 오믹 금속층(4)을 형성하고, 표면 보호 및 게이트 다리의 높이 조절용 절연막(5)을 증착한다. 그 후 게이트 다리 및 머리용 레지스트(6, 7)를 도포하고 열처리 한다. 게이트 패턴부(8)를 형성하고, 게이트 길이 조절용 절연막(9)을 증착한다. 절연막의 비등방성 식각 공정으로 측면부(10a)를 남기고 바닥부는 제거한다. 다단계 게이트 리세스 공정으로 등방성 식각부(11a), 선택 식각부(11b), 저속 식각부(11c)를 형성한다. 그리고나서, 게이트 금속막(12)의 증착 및 리프트 오프 공정에 의한 T자형 게이트 금속을 완성한다. 이에 따라서, 전자빔 리소그래피를 절연막과 리세스 식각 방법과 결합하여 T자형 게이트 금속을 형성하는 방법으로 게이트 다리의 길이와 높이 및 머리부의 크기를 임의로 조절할 수 있게 하여 게이트 저항을 줄이고, 동시에 머리부와 게이트 접촉면과의 분리거리를 크게 하여 게이트 기생성분을 줄일 수 있게 하며, 다단계 식각 방법으로 게이트 누설 전류를 억제하여 소자의 특성을 향상 시킬 수 있도록 한 것이다. 각 소자의 게이트 금속의 다리 높이는 초기의 절연막과 레지스트의 두께로 조정하고, 전자빔의 노광 에너지와 절연막의 두께로 길이를 조정하며, 머리부는 패턴 설계로 자유롭게 조절할 수 있도록 하므로써 기존의 공정 보다 재현성 있는 T자형 게이트 금속을 얻을 수 있도록 한 것이다. 따라서 이 공정은 웨이퍼 내에서 균일하고 재현성 있는 게이트 전극을 얻을 수 있는 방법이다.

公开(公告)号：KR100164082B1

公开(公告)日：1998-12-01

申请号：KR1019950040300

申请日：1995-11-08

Applicant: 한국전자통신연구원

Inventor： 양전욱 ,  오응기 ,  박병선 ,  이진희 ,  윤형섭 ,  박철순

IPC: H01L29/772

Abstract: 본 발명은 도금을 이용하여 저저항금속을 중첩시키는 MESFET 게이트 금속 중첩방법에 관한 것이다.
본 발명은 MESFET에 게이트 금속이 드러나도록 절연박막으로 평탄화시키는 제1공정; 기저금속을 증착하는 제2공정; 포토레지스트로 게이트 영역을 정의하는 제3공정; 기저금속을 식각하고 포토레지스트를 열처리하고 도금하기 위한 영역을 분리하는 제4공정; 저저항금속을 도금하는 제 5공정; 포토레지스트를 제거하는 제6공정; 기저금속을 제거하는 제7공정을 포함한다.
E-beam을 이용하지 않고 T-형의 게이트와 배선금속을 형성하기 때문에 생산성을 향상시킬 수 있으며, 도금에 의해 배선금속이 만들어지기 때문에 리프트-오프에 의한 배선공정에 비해 생산원가를 줄일 수 있는 동시에 게이트의 형상이 대칭으로 형성되는 효과가 있다.

公开(公告)号：KR100163746B1

公开(公告)日：1998-12-01

申请号：KR1019950051465

申请日：1995-12-18

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  박병선 ,  박철순 ,  편광의

IPC: H01L21/338 ,  H01L29/80

Abstract: 본 발명은 화합물 반도체 소자의 오믹전극 형성방법에 관한 것으로서, 화합물 반도체의 기판 상에 채널층을 결정 성장하고 이채널층 상부의 소정 부분에 감광막을 형성하는 공정과, 상기 채널층과 감광막의 상부에 금속 초격자층과 오믹 접촉전극 구조를 이루는 오믹 금속층을 형성하는 공정과, 상기 감광막을 제거함과 동시에 상부에 형성된 오믹 금속층도 제거하고 상기 채널층의 노출된 부분과 오믹 금속층의 상부에 보호층을 형성한 후 상기 오믹 금속층을 저온과 고온에서 연속적으로 2단계 급속 열처리하는 공정과, 상기 보호층을 제거하고 상기 채널층과 오믹 금속층의 상부에 PMMA의 제1 감광막과 P(MMA-MAA)의 제2 감광막을 형성한 후 상기 제1 및 제2 감광막을 노광 및 현상하여 상기 채널층을 노출시키는 T자 형의 개구를 형성하는 공정과, 상기 개구 를 통해 상기 채널층의 노출된 부분과 상기 제1 및 제2 감광막의 상부에 게이트 금속전극을 형성하는 공정과, 상기 제1 및 제2 감광막을 리프트-오프 방법에 의해 제거함과 동시에 상부의 게이트 금속전극을 제거하는 공정을 구비한다. 따라서, 오믹 금속 전극을 열처리시 오믹 금속의 표면이 부풀어지는 것을 방지하므로 오믹 전극의 접촉 저항을 향상시킬 수 있으며, 또한, 오믹 금속 표면을 평탄하게 하여 서브미크론급의 미세한 게이트 패턴을 용이하게 형성할 수 있다.

公开(公告)号：KR1019980050945A

公开(公告)日：1998-09-15

申请号：KR1019960069793

申请日：1996-12-21

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  박병선 ,  박철순 ,  편광의

IPC: H01L21/28

Abstract: 본 발명은 전계효과형 갈륨비소 소자 제조 기술중 오믹 특성을 개선하기 위해서 오믹층의 재성장에 의한 오믹접촉전극의 제조 방법을 기술하기 위한 것이다. 본 발명의 오믹접촉전극 제조 방법은 고농도로 오믹층을 재성장함으로써 열처리후 접촉저항특성을 개선시킬 수 있고, 소자의 전기적 특성을 향상시킬 수 있다. 본 발명은 산화막과 질학막의 이중절연막을 식각마스크로하여 기판의 오믹영역을 건식식각하는 방법과 MOCVD방법으로 식각된 오믹영역을 선택적으로 재셩장하여 n형 InGaAs오믹층을 형성하는 방법 그리고 금속층 증착 및 그 열처리방법으로 구성되어 있다.
본 발명에 의하여 오믹전극을 실시하면 종래의 방법에 비하여 오믹전극을 용이하게 형성할 수 있고, 오믹접촉전극의 접촉저항값을 낮출 수 있어 소자의 전기적 특성을개선할 수 있는 장점을 가진다.

公开(公告)号：KR1019970054538A

公开(公告)日：1997-07-31

申请号：KR1019950052637

申请日：1995-12-20

Applicant: 한국전자통신연구원

Inventor： 박병선 ,  이진희 ,  윤형섭 ,  양전욱 ,  김기홍 ,  박철순

IPC: H01L29/812

Abstract: 본 발명은 T-형 게이트 형성방법에 관한 것으로서, 반도체 기판 상에 감광막을 도포하고 소정 부분이 중첩되도록 동일한 마스크를 이동시키면서 파장이 짧은 자외선으로 2번 노광시키고 현상하여 T-형의 개구를 형성하는 공정과, 상기 감광막에 실란 용액을 선택적으로 확산시켜 부피 팽창시키는 공정과, 상술한 구조의 전 표면에 금속을 증착하여 개구 내에 반도체 기판과 접촉되는 T-형의 게이트 전극을 형성하는 공정과, 상기 감광막을 제거하는 공정을 구비한다.
따라서, 해상력 한계 이하의 감광막 패턴을 형성할 수 있으며 재현성 및 균일도가 향상된다.

公开(公告)号：KR1019970053530A

公开(公告)日：1997-07-31

申请号：KR1019950051464

申请日：1995-12-18

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  윤형섭 ,  김기홍 ,  박철순 ,  편광의

IPC: H01L21/768

公开(公告)号：KR1019970052314A

公开(公告)日：1997-07-29

申请号：KR1019950052677

申请日：1995-12-20

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  윤형섭 ,  박병선 ,  박철순 ,  편광의

IPC: H01L21/28

Abstract: 본 발명은 금속배선의 형성방법에 관한 것으로, 특히 전자빔 노광 에너지 조정과 리프트-오프(lift-off) 방법에 의한 금속배선 형성방법에 관한 것이다.
상기 본 발명은 하부 금속배선에 접촉시켜 상부 금속배선을 형성하는 금속배선 형성방법으로서, 하부 금속배선이 형성된 기판상에 상, 하부 감광막을 차례로 형성하고 이 감광막을 선택적으로 전자빔의 에너지를 조절하여 노광시킴으로서 1회의 노광공정으로 금속배선의 선폭을 정의하는 상부 감광막의 제거영역의 폭과, 하부 감광막의 제거되는 영역의 폭에 의해 콘택홀을 정의한 후 도전성 금속을 전면에 증착하여 금속배선을 형성함으로써 금속배선의 형성공정을 단순화할 수 있다.

公开(公告)号：KR1019970011618B1

公开(公告)日：1997-07-12

申请号：KR1019930027216

申请日：1993-12-10

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  박철순 ,  박형무

IPC: H01L21/336

Abstract: A forming method of gate metal having a short gate length using horizontal growing of low-temperature insulator is disclosed. The method comprises the steps of: forming a T-shaped photo-resist pattern(5, 6); forming a recess-etched portion(7) in a GaAs capping layer(4); depositing a low-temperature insulator(8) by ECR(electron cyclotron resonance); forming a side insulator(8a, 8b) by etching the low-temperature insulator(8) in direction of horizontal; and forming a T-shaped gate(9a), wherein the length of the T-shaped gate(9a) is shorter than that of the T-shaped photo-resist patterns(5, 6). Thereby, it is possible to improve the performance and reliability of devices.

Abstract translation: 公开了一种使用低温绝缘子的水平生长具有短栅极长度的栅极金属的形成方法。 该方法包括以下步骤：形成T形光致抗蚀剂图案（5,6）; 在GaAs覆盖层（4）中形成凹陷蚀刻部分（7）; 通过ECR（电子回旋共振）沉积低温绝缘体（8）; 通过在水平方向上蚀刻低温绝缘体（8）形成侧绝缘体（8a，8b）; 以及形成T形门（9a），其中T形门（9a）的长度比T形光致抗蚀剂图案（5,6）的长度短。 由此，能够提高设备的性能和可靠性。