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公开(公告)号：KR1020020051531A
公开(公告)日：2002-06-29
申请号：KR1020000080881
申请日：2000-12-22
Applicant: 한국전자통신연구원
IPC: H01L21/18
Abstract: PURPOSE: A semiconductor device for a low temperature measurement is provided to improve a size and an economic cost by using a GaAs substrate. CONSTITUTION: A semiconductor device for a low temperature measurement comprises a GaAs semi-insulating substrate(1), a channel layer(2) formed by implanting Si ions in the GaAs semi-insulating substrate(1), ion implanting parts(3a,3b) respectively connected to both ends of the channel layer(2) for implanting ions to the channel layer(2), first resistive electrode parts(4a,4b) respectively connected with the ion implanting parts(3a,3b), an interlayer dielectric(5) connected to the resistive electrode parts(4a,4b) for enclosing the channel layer(2), a second electrode(6) formed on the interlayer dielectric(5), and a transistor(7) having a different function formed on the GaAs semi-insulating substrate(1).
Abstract translation: 目的：提供一种用于低温测量的半导体器件，以通过使用GaAs衬底来改善尺寸和经济成本。 构成：用于低温测量的半导体器件包括GaAs半绝缘衬底（1），通过在GaAs半绝缘衬底（1）中注入Si离子形成的沟道层（2），离子注入部分（3a，3b） ）分别连接到沟道层（2）的两端以将离子注入沟道层（2），分别与离子注入部分（3a，3b）连接的第一电阻电极部分（4a，4b），层间电介质 5），连接到用于封闭沟道层（2）的电阻电极部分（4a，4b），形成在层间电介质（5）上的第二电极（6）和形成在第二电极 GaAs半绝缘基板（1）。
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公开(公告)号：KR100301969B1
公开(公告)日：2001-11-22
申请号：KR1019970069503
申请日：1997-12-17
IPC: H01L29/70
Abstract: PURPOSE: A method for forming a self-aligned T-type gate transistor is provided to enhance productivity by simplifying a fabricating process. CONSTITUTION: A channel layer is formed by implanting silicon dopant ions into a silicon substrate. A lower gate metal is deposited thereon. A photoresist pattern is coated on the lower gate metal. An upper gate metal is deposited on a whole surface of the above structure. The lower gate metal is etched by using a microwave enhanced reactive ion etching method. A source/drain region is defined by implanting high density dopant ions. A fine gate pattern is formed by etching an etched gate pattern. An LDD(Lightly Doped Drain) layer is formed by using an ion implant method. An ohmic electrode is formed by performing a thermal process. A silicon nitride or a silicon oxide is deposited by using a plasma enhanced chemical vapor deposition method. A source/drain electrode(21) is formed by using an electric plating method.
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公开(公告)号：KR1019990051089A
公开(公告)日：1999-07-05
申请号：KR1019970070328
申请日：1997-12-19
IPC: H01L29/78
Abstract: 본 발명은 작은 폭을 가지는 게이트 전극을 포함하는 MESFET 제조방법을 제공 한다. 본 발명은 기판(1)상에 N 채널층(2)과 N
+ 채널층(3)을 형성하고, 식각 마스크를 이용하여 N
+ 채널층(3)을 소정의 두께만큼 1차 경사 식각하고, N
+ 채널층의 식각된 부분과 식각되지 않은 N
+ 채널층의 표면이 평탄한 면이되도록 제 1 평탄화 막(5)을 형성하고, 이 평탄화막을 식각하여 식각되지 않은 N
+ 채널층의 상부가 노출되도록 한 다음, 평탄화막을 식각 마스크로 이용하여 N
+ 채널층(3)을 2차 경사식각하여, 1, 2차 경사식각 경계부분의 N
+ 채널층을 뾰족한 형상의 구조를 갖도록 형성하고, N
+ 채널층의 전면에 제 2 평탄화막(7)을 형성하고, 이 제 2 평탄화 막을 식각하여 상기 N
+ 채널층의 뽀족한 부분을 원하는 폭이 되도록 노출시킨 후, 소스와 드레인의 저항성 접촉을 형성한 다음 노출된 N
+ 층을 식각하여 게이트 영역을 정의하고 여기에 게이트 금속을 형� ��하여 트랜지스터를 제작한다. 따라서 본 발명은 제 2 평탄화 막의 식각 과정에서 드러난 N
+ 채널층의 크기에 의해 게이트 크기가 정의되므로 처음 형성되는 패턴의 크기와 관계없이 게이트의 폭을 충분히 작게 할 수 있을 뿐 아니라, 2차 식각 과정에서 N
+ 채널층을 제거하여 MESFET의 게이트와 드레인의 항복전압을 높일 수 있다.-
公开(公告)号：KR1019990050384A
公开(公告)日：1999-07-05
申请号：KR1019970069503
申请日：1997-12-17
IPC: H01L29/70
Abstract: 이온주입 채널층을 구비한 반도체 기판 상에 하부 게이트 금속의 증착공정과, 상기 하부 게이트 금속 상부에 상부 게이트 패턴을 형성하는 공정, 상기 상부 게이트 패턴을 식각 마스크로 이용한 하부 게이트 금속의 1차 식각공정, 및 동일한 식각 마스크를 사용하되, 측면 식각을 이용하여 상부 게이트 패턴보다 상대적으로 작은 게이트 길이를 갖는 하부 게이트 패턴을 형성하는 2차 측면 식각공정을 구비하여 미세형상의 T-형 게이트를 형성한다. 본 발명에 의하면, 반응성식각법의 조건을 최적화하여 측면식각을 유도함으로써 광학 스텝퍼의 선폭 한계성을 극복하고, 저저항 금속을 이용한 T-형 게이트 제작으로 게이트 저항을 줄임과 동시에 게이트 금속층을 1차배선 금속으로 그대로 사용하여 생산성 향상에 따른 소자의 제조단가를 감소시킨다.
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公开(公告)号：KR100170498B1
公开(公告)日：1999-03-30
申请号：KR1019950042596
申请日：1995-11-21
Applicant: 한국전자통신연구원
IPC: H01L21/28
CPC classification number: H01L21/28587 , H01L21/28581 , Y10S148/10
Abstract: 본 발명은 T형 게이트 전극의 형성방법에 관한 것으로서, 반도체 기판 상의 소정 부분에 미세 게이트 금속을 형성하고, 반도체 기판 및 미세 게이트 금속 상에 절연막과 평탄화막을 형성한 후 절연막이 노출되도록 평탄화막을 에치백하고, 절연막의 노출된 부분을 등방성으로 식각하여 평탄화막의 역경사를 이루는 측면을 노출시키고 저저항금속을 방향성을 갖도록 증착한다. 따라서, 광학적 리소그라피 공정으로 쉽게 T-형상의 게이트를 형성할 수 있으므로 생산성을 향상시킬 수 있으며, 미세 게이트 패턴 상에 중첩되는 저저항금속을 자기 정렬되게 형성할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR100161201B1
公开(公告)日：1998-12-01
申请号：KR1019950036681
申请日：1995-10-23
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/66871 , H01L21/28587 , H01L29/0891 , H01L29/1029 , H01L29/42316 , H01L29/452 , H01L29/66878 , H01L29/8128
Abstract: 본 발명은 T형 게이트와 자기정렬 LDD 구조를 갖는 MESFET의 제조방법에 관한 것으로서, 양측에 소오스 및 드레인 영역이 형성된 채널영역의 소정 부분에 캡층을 이용하여 역메사부분을 형성하고, 상기 역메사부분을 마스크로 이용하여 소오스 및 드레인 영역과 채널영역 사이에 작은 에너지와 저농도로 이온주입하여 소오스 쪽 보다 드레인 쪽이 넓은 저농도 소오스 및 드레인 영역을 형성하며, 상기 역메사부분의 표면이나 역메사부분을 제거하여 형성된 홈에 T형 게이트 전극을 저농도 소오스 및 드레인 영역과 접촉되지 않게 형성한다. 따라서, 저농도 드레인 영역이 넓으므로 드레인 항복 전압이 향상되며, T형 게이트 전극에 의해 게이트저항이 감소되므로 소자의 고주파특성 및 잡음특성을 향상시킬 수 있고, 게이트 전극과 저농도 소오스 및 드레인 영역이 접촉되는 것을 방지하므로 누설전류가 발생되는 것을 방지하며, 또한, 역메사부분 형성시 식각에 의한 채널층의 두께를 조절할 수 있으므로 게이트의 길이와 채널층의 두께의 비를 크게하여 숏채널 효과를 줄인다.
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公开(公告)号：KR1019980044522A
公开(公告)日：1998-09-05
申请号：KR1019960062615
申请日：1996-12-06
Applicant: 한국전자통신연구원
IPC: H01L29/772
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법
2. 발명이 해결하려고 하는 기술적 과제
얕은 채널영역의 형성 및 소오스 저항의 감소로 인한 소자의 트랜스콘덕턴스 특성 및 잡음 특성을 향상시키기 위한 반도체 장치의 전계효과트랜지스터 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
갈륨비소 기판내에 실리콘 이온을 각각의 이온주입 마스크를 사용하여 이온주입하여 채널 영역 및 소오스/드레인 영역을 형성하는 단계; 상기 갈륨비소 기판 전체 표면에 이후의 열처리 공정시 상기 갈륨비소 기판이 손상되는 것을 방지하기 위한 보호막으로 적어도 실리콘을 함유하는 막을 형성하는 단계; 상기 갈륨비소 기판에 대해 열처리하여 기판 표면에 고농도 활성층을 형성하는 단계; 상기 보호막을 제거하는 단계; 채널 영역 및 소오스/드레인 영역이외의 상기 고농도 활성층을 제거하는 단계; 소오스/드레인 영역이 노출되는 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴에 의해 노출된 소오스/드레인 영역에 저항성 금속막을 형성하고, 열처리하는 단계; 상기 제1 포토레지스트 패턴을 제거하는 단계; 게이트 전극 형성될 부위의 고농도 활성층이 노출되는 제2 포토레지스트 패턴을 형성하는 단계; 상기 제2 포토레지스트 패턴을 식각마스크로 상기 고농도 활성층을 식각하여 제거하는 단계; 및 상기 제2 포토레지스트 패턴에 의해 노출된 갈륨비소 기판상에 게이트 전극용 금속막을 형성하는 단계를 포함해서 이루어진 반도체 장치의 전계효과트랜지스터 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 소자 제조 공정 중 반도체 장치의 전계효과트랜지스터 제조 공정에 이용됨.-
公开(公告)号：KR1019940004262B1
公开(公告)日：1994-05-19
申请号：KR1019900021813
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: H01L21/335
Abstract: preparing a GaAs substrate; depositing a Si layer on the substrate; forming a first photoresist pattern on the Si layer; etching the Si layer using the first photoresist pattern as a mask to define ohmic contact regions of source/drain electrodes; forming a second photoresist pattern on the substrate after removal of the first photoresist pattern to define a channel region and injecting a predetermined quantity of Si ions into the substrate; depositing a protective layer around the substrate after removal of the second photoresist pattern; and annealing the substrate to activate Si ions of the remaining Si layer and diffusing the activating Si ions into the deep direction of the substrate.
Abstract translation: 制备GaAs衬底; 在衬底上沉积Si层; 在所述Si层上形成第一光刻胶图案; 使用第一光致抗蚀剂图案作为掩模蚀刻Si层以限定源/漏电极的欧姆接触区域; 在去除第一光致抗蚀剂图案之后在衬底上形成第二光致抗蚀剂图案以限定沟道区域并将预定量的Si离子注入到衬底中; 在除去第二光致抗蚀剂图案之后，在衬底周围沉积保护层; 并且使衬底退火以激活剩余Si层的Si离子并将活化Si离子扩散到衬底的深度方向。
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公开(公告)号：KR1019920003827B1
公开(公告)日：1992-05-15
申请号：KR1019890011896
申请日：1989-08-21
Applicant: 한국전자통신연구원
IPC: H01L21/66
Abstract: In a measuring method for speading resistance and impurity concentration of semiconductor board, two probes measure spreading resistance downwardly of a semicomductor board on a slope of an angle of inclination. Impurity concentration is known from the spreading resistance mearsured. For two dimensional measurement spreading resistance is measured on a slope of angles of inclination in the planes of X-Y and X-Z.
Abstract translation: 在半导体板的电阻和杂质浓度的测定方法中，两个探针在倾斜角度的斜率上测量半导体板向下的扩展电阻。 杂质浓度从扩散阻力已知。 对于二维测量，在X-Y和X-Z的平面中的倾斜角度的斜率上测量扩展电阻。
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