公开(公告)号：CN101060343A

公开(公告)日：2007-10-24

申请号：CN200710100865.5

申请日：2007-04-20

Applicant: 株式会社瑞萨科技

Inventor： 杉山由一 ,  生田功 ,  胜部勇作

IPC: H04B1/00 ,  H04B1/713 ,  H04B1/38 ,  H04L12/28

CPC classification number: H04L27/2067 ,  H03C1/52 ,  H03C3/00 ,  H04B1/7136 ,  H04B1/71635

Abstract: 本发明提供一种跳频通信技术，能够高速切换具有超宽频带528MHz带宽的多个信号，还能够任意设定、切换频带中心频率及频带数。无线收发装置(100)具有高速切换超宽频带信号的UWB方式的跳频通信功能。本装置，控制局部振荡电路(1)中的SSB混频器(31)，并且切换DDS(30)的频率，由此进行高速跳频。本装置在DDS(30)中设定NCO数据(150)，切换输出的四相正交信号(40)，通过相位切换开关(34)的控制，来切换SSB混频器(31)的输入端子(70)的信号输入。从SSB混频器(31)的输出端子中，输出将第1和第2四相正交信号混合后的和成分或差成分中的某一个。

公开(公告)号：CN100345258C

公开(公告)日：2007-10-24

申请号：CN200310122485.3

申请日：2003-12-25

Applicant: 株式会社瑞萨科技 ,  株式会社瑞萨东日本半导体

Inventor： 佐藤一夫 ,  藤木直人

IPC: H01L21/302 ,  H01L21/304 ,  B08B3/00

CPC classification number: H01L21/67051 ,  H01L21/02063 ,  H01L21/2253 ,  H01L21/67046 ,  H01L29/665 ,  H01L29/6659

Abstract: 本发明提供一种半导体器件的制造方法，目的在于防止半导体晶片的背面清洗工艺中的静电破坏或干燥不良，提高半导体器件的可靠性。在半导体晶片(1)的背面(1b)朝上的状态下，使半导体晶片(1)旋转。从喷嘴(35)向半导体晶片(1)的背面(1b)供给冲洗液(36)，借助于刷子进行清洗。其间，对半导体晶片(1)的表面(1a)，从配置在其下方的喷嘴(38)供给冲洗液(39)。这时，使来自喷嘴(38)的冲洗液(39)的排出方向成为相对于半导体晶片(1)的表面(1a)垂直的方向，使从喷嘴(38)排出的冲洗液(39)的液流命中到离开半导体晶片(1)的表面(1a)的中心的位置上。

公开(公告)号：CN101055842A

公开(公告)日：2007-10-17

申请号：CN200710104006.3

申请日：2004-02-27

Applicant: 株式会社瑞萨科技

Inventor： 田中义典 ,  堀田胜之 ,  小林平治

IPC: H01L21/336 ,  H01L21/265 ,  H01L21/8242

CPC classification number: H01L27/10873 ,  H01L21/26586 ,  H01L27/10817 ,  H01L27/10894 ,  H01L27/10897 ,  H01L29/78

Abstract: 本发明提供可抑制栅绝缘膜的形成引起的沟道掺杂区域的杂质浓度降低的半导体装置的制造方法。在形成有硅氧化膜(20)及硅氮化膜(21)的状态下，从Y方向的斜上方离子注入p型杂质(231、232)。当定义第1部分(211)和第4部分(214)的间隔及第3部分(213)和第6部分(216)的间隔为W1，第2部分(212)和第5部分(215)的间隔为W2，硅氧化膜(20)及硅氮化膜(21)的合计的膜厚为T时，作为离子注入的注入角度α，采用tan－1(W2/T)＜α≤tan－1(W1/T)的关系成立范围内的注入角度。在该范围内规定注入角度α后，通过硅氧化膜(13)向第2侧面(10A2)及第5侧面(10A5)内离子注入杂质(231、232)。

公开(公告)号：CN100342540C

公开(公告)日：2007-10-10

申请号：CN200310114244.4

申请日：2003-11-04

Applicant: 株式会社瑞萨科技

Inventor： 芦田基 ,  寺田隆司

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L21/76897 ,  H01L21/76895 ,  H01L27/0207 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供采用使连接N+有源区与P+有源区的布线和栅电极在平面上看重叠来减少占有面积的CMOS晶体管的结构的半导体装置。半导体衬底的表面内，n沟道MOS晶体管的N+有源区(1)与p沟道MOS晶体管的P+有源区(2)通过离子注入形成。在N+有源区(1)与P+有源区(2)上形成栅电极(3)。在栅电极(3)上，形成硅氮化膜的绝缘膜(4)与绝缘膜(5)。在该栅电极(3)上，用CVD等方法形成硅氧化膜的层间绝缘膜(6)。在层间绝缘膜(6)上，形成用以埋入连接N+有源区(1)与P+有源区(2)的布线的开口部(7)。在所形成的开口部(7)内埋入铝等的金属膜，形成埋入布线(8)。

公开(公告)号：CN101026360A

公开(公告)日：2007-08-29

申请号：CN200710001712.5

申请日：2007-01-12

Applicant: 株式会社瑞萨科技

Inventor： 弦卷宏和 ,  长井浩之 ,  古屋富男 ,  原泽良明 ,  田部井慎

IPC: H03F3/24 ,  H03F3/20 ,  H03F3/21 ,  H03F1/30

CPC classification number: H03G3/3047 ,  H03F1/302 ,  H03F3/195 ,  H03F3/343 ,  H03F2200/447 ,  H03F2200/451

Abstract: 本发明针对根据HBT的接地发射极电流放大系数的随时间的变化、温度相关性、偏差等补偿RF功率模块的电特性。化合物半导体集成电路将取决于HBT的hFE的参考HBT的参考电流提供到硅半导体集成电路的偏置电路的第一电流反射镜的输入端。从硅半导体集成电路的第一电流反射镜的输出端，利用响应于HBT的hFE的减小而增大的偏置电流，化合物半导体集成电路的输出HBT的基极被偏置。

公开(公告)号：CN101017791A

公开(公告)日：2007-08-15

申请号：CN200710001708.9

申请日：2007-01-12

Applicant: 株式会社瑞萨科技

Inventor： 铃木进也 ,  泽田敏昭 ,  岩崎全利

IPC: H01L21/70 ,  H01L21/78 ,  H01L21/822 ,  H01L23/544

CPC classification number: H01L21/78

Abstract: 本发明公开了一种半导体器件制造方法，其中在半导体晶片的多个半导体芯片区(后来要变成半导体芯片的区域)的每个区域中形成半导体集成电路，然后沿着每个在相邻半导体芯片区之间提供的划片区切割所述半导体晶片。半导体芯片区每个是具有长边和短边的矩形形状。所述划片区包括与短边接触的第一划片区和与长边接触的第二划片区。第二划片区的宽度小于第一划片区的宽度。在光刻过程中，用于在X和Y方向中进行对准的第一和第二对准图案全部在第一划片区中形成，并且在第二划片区中不形成。可以同时获得对准精度的提高和半导体器件制造成本的降低。

公开(公告)号：CN101013265A

公开(公告)日：2007-08-08

申请号：CN200710006163.0

申请日：2007-01-31

Applicant: 株式会社瑞萨科技

Inventor： 菅长利文 ,  塙哲郎 ,  石桥健夫

IPC: G03F7/09 ,  G03F7/11 ,  G03F7/16 ,  G03F7/20 ,  G03F7/30 ,  G03F7/38 ,  G03F7/26 ,  H01L21/027

CPC classification number: G03F7/11 ,  G03F7/40

Abstract: 本发明提供改善了由于掩模图案的疏密差所产生的OPE特性、提高了图案的设计可靠性的抗蚀图案形成方法。该方法具有以下工序：在基板(7)上形成具有酸解离性溶解抑制基的抗蚀剂(1)的工序、将溶解在醇类溶剂中的酸性聚合物涂布在抗蚀剂上形成上层膜(6)的工序、通过掩模(3)进行曝光的工序、进行烘烤处理的工序、利用碱显影液(4)进行处理的工序，在进行烘烤处理的工序中，通过上层膜形成混合层(9)，掩模图案的图案密度高的区域(A)与图案密度低的区域(B)相比，在未曝光部上厚厚地形成有混合层。

公开(公告)号：CN101005021A

公开(公告)日：2007-07-25

申请号：CN200610171145.3

申请日：2006-12-25

Applicant: 株式会社瑞萨科技

Inventor： 和泉直生

IPC: H01L21/301 ,  H01L21/78 ,  B28D5/00 ,  B28D5/02 ,  B26D1/00 ,  B26D1/143

CPC classification number: H01L21/78 ,  B28D5/022 ,  H01L24/97 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/83192 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00

Abstract: 本发明的目的是：在进行晶片的切割时，一边抑制刀片的孔眼堵塞，一边减小碎裂的尺寸。在切削晶片(34)时，使用包含粒度为#3000以上的磨粒、尖端部呈V字形的金属粘结刀片(31)，使V字形的肩部分深入到晶片(34)的表面下侧(从基板表面起算的深度Z2)进行切削。通过如此加工，切削阻力上升，可防止刀片的孔眼堵塞。由此，可一边防止刀片的孔眼堵塞，一边将碎裂的尺寸抑制得很小。

公开(公告)号：CN1979683A

公开(公告)日：2007-06-13

申请号：CN200610164134.2

申请日：2006-12-06

Applicant: 株式会社瑞萨科技

Inventor： 岡本一好 ,  柳泽一正

IPC: G11C17/10 ,  H01L27/115 ,  H01L23/522

CPC classification number: G11C7/14 ,  G11C17/12

Abstract: 提供可以高速运行的高密度掩膜ROM。借助掩膜ROM，各源线被设置以便被彼此邻近的各列中的存储器单元共享，且位元线被设置以对应于存储器单元的各列。而且，为存储器单元的各列设置空单元。空单元每个都由包括第一开关晶体管和第二开关晶体管的串联电路组成，其中第一开关晶体管响应空字元线(DWL)上的信号电势切换到导通状态，第二开关晶体管17响应相应列中源线的电势而将相邻源线耦合至相应位元线。存储器单元每个都由一个单位的晶体管和由掩膜布线形成的数据存储装置组成。在读取数据时，使选择列中源线的电势经历变化，从而在由被选择存储器单元所耦合到的被选择位元线和空单元耦合到其上的基准位元线组成的对之间产生电势差，使得可以通过检测电势差而执行数据读出。

公开(公告)号：CN1976241A

公开(公告)日：2007-06-06

申请号：CN200610160647.6

申请日：2006-11-29

Applicant: 株式会社瑞萨科技

Inventor： 增田利道

IPC: H04B1/56 ,  G06K19/00 ,  G06K19/077

CPC classification number: G06K19/07749 ,  G06K19/07718 ,  G06K19/0775 ,  H01L2224/16 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2924/01004 ,  H01L2924/01046 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/3011 ,  Y10T29/49018 ,  Y10T156/10

Abstract: 本发明提供一种能够容易廉价制造具有预期通信特性的电子标签嵌体的技术。将需要较高尺寸精度的匹配电路图案3与无需较高尺寸精度的天线图案47A、47B，分别由不同材料经不同工序而形成。将包含匹配电路3、芯片5、及绝缘膜2的构造体48例如使用树脂制的粘接材，粘接在天线图案47A、47B上，使绝缘膜2与天线图案47A、47B相对，并且将构造体48与天线图案47A、47B分别通过电容C1、C2而电性邻近接合。