公开(公告)号：FR3041814A1

公开(公告)日：2017-03-31

申请号：FR1559292

申请日：2015-09-30

Applicant: STMICROELECTRONICS (ROUSSET) SAS

Inventor： LISART MATHIEU ,  BORREL NICOLAS

IPC: H01L23/58 ,  G06F21/70

Abstract: L'invention concerne un circuit intégré comportant une pluralité de premières bandes semiconductrices (7) d'un premier type de conductivité et de deuxièmes bandes semiconductrices (9) d'un deuxième type de conductivité disposées de manière alternée et contiguë sur une région (5) du deuxième type de conductivité, comprenant pour chacune des premières bandes : une pluralité de contacts de polarisation (11) ; pour chaque contact de polarisation, un interrupteur (52) adapté à appliquer un potentiel (GND) sur le contact de polarisation ; deux contacts de détection (56, 58) disposés aux extrémités de ladite première bande ; et un circuit de détection (60) dont l'activation provoque l'ouverture des interrupteurs et la comparaison à un seuil de la résistance entre les contacts de détection.

公开(公告)号：FR3041807A1

公开(公告)日：2017-03-31

申请号：FR1559017

申请日：2015-09-24

Applicant: STMICROELECTRONICS (ROUSSET) SAS

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC

IPC: G11C7/24 ,  G11C16/00

Abstract: Le procédé de contrôle d'un cycle d'écriture d'au moins une donnée dans au moins une cellule-mémoire du type mémoire morte électriquement programmable et effaçable disposée dans un circuit électronique alimenté par une tension d'alimentation (Vdd) comprend une augmentation contrôlée de la durée du cycle d'écriture en présence d'une baisse de la tension d'alimentation (Vdd).

公开(公告)号：DE102016104336A1

公开(公告)日：2017-03-23

申请号：DE102016104336

申请日：2016-03-09

Applicant: STMICROELECTRONICS (ROUSSET) SAS

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC

IPC: G11C16/20

Abstract: Es wird ein Verfahren zur Überwachung des Betriebs einer Vorrichtung (DIS) vom Typ eines elektrisch programmierbaren und löschbaren Nur-Lese-Speichers, die von einer Versorgungsspannung gespeist wird und mit einer Schaltung zum Rücksetzen bei einem Anlegen von Spannung (POR) verbunden ist, vorgeschlagen, welche umfasst: eine Implementierung (21) wenigstens einer Vergleichsoperation, die einer Betriebsphase der Vorrichtung entspricht, welche als anfällig für eine Funktionsstörung bei einem Abfall der Versorgungsspannung unter einen gegebenen Wert identifiziert wurde, eine Durchführung (23) der wenigstens einen Vergleichsoperation während des Betriebs der Speichervorrichtung, und eine Analyse (25) des Ergebnisses der Vergleichsoperation, um eine eventuelle Funktionsstörung zu erkennen, die von der Rücksetzschaltung (29) nicht verhindert wird.

公开(公告)号：FR3040513A1

公开(公告)日：2017-03-03

申请号：FR1558114

申请日：2015-09-02

Applicant: STMICROELECTRONICS (ROUSSET) SAS

Inventor： BRUNEAU NICOLAS

IPC: G06F21/72 ,  H04L9/00

Abstract: L'invention concerne un procédé de protection, d'un algorithme de type Rijndael exécuté par un circuit électronique, contre des attaques pas canaux cachés, dans lequel : chaque bloc (t) de données à chiffrer ou à déchiffrer est masqué (31) par un premier masque (m) avant application (33) d'une opération non linéaire de substitution par bloc à partir d'une première table de substitution (S' ; S), puis est démasqué (34) par un deuxième masque (m') après substitution ; la table de substitution est recalculée (44, 45, 46, 47, 48, 24), bloc par bloc, avant application de l'opération non linéaire, l'ordre de traitement des blocs de la table de substitution étant soumis à une permutation aléatoire (φ) ; et le recalcul de la table de substitution fait intervenir le deuxième masque (m') ainsi que des troisième (m1) et quatrième (m2) masques, la somme des troisième et quatrième masques étant égale au premier masque (m).

公开(公告)号：FR3038774A1

公开(公告)日：2017-01-13

申请号：FR1556470

申请日：2015-07-08

Applicant: STMICROELECTRONICS (ROUSSET) SAS

Inventor： DELALLEAU JULIEN ,  RIVERO CHRISTIAN

IPC: H01L21/8232 ,  H01L29/772

Abstract: Le circuit intégré (IC) comprend un substrat (S) et au moins un transistor MOS (TGE) comportant une région de grille (RG) enterrée dans une tranchée (T) du substrat (S), débouchant sur une face supérieure (FS) du substrat (S), et entourée par une région diélectrique (RDI) tapissant les parois internes de la tranchée (T), une région de source (RS) et une région de drain (RD) situées respectivement dans le substrat (S) de part et d'autre de la tranchée (T) au voisinage de ladite face supérieure (FS), ladite région diélectrique (RDI) possédant une zone diélectrique supérieure (ZDS) située au moins partiellement entre une partie supérieure (PS) de la région de grille (RG) et les régions de source (RS) et de drain (RD), et une zone diélectrique inférieure (ZDI) moins épaisse que la zone diélectrique supérieure (ZDS) et située entre une partie inférieure (PI) de la région de grille (RG) et le substrat (S).

公开(公告)号：FR3038132A1

公开(公告)日：2016-12-30

申请号：FR1555732

申请日：2015-06-23

Applicant: STMICROELECTRONICS (CROLLES 2) SAS ,  STMICROELECTRONICS (ROUSSET) SAS

Inventor： BOIVIN PHILIPPE ,  JEANNOT SIMON

IPC: H01L27/108 ,  G11C7/18

Abstract: L'invention concerne une cellule mémoire formée dans une plaquette comprenant un substrat semi-conducteur (SUB) recouvert d'une première couche isolante (IL), la couche isolante étant recouverte d'une couche active (AL) en un matériau semi-conducteur, la cellule mémoire comprenant un transistor de sélection (ST) ayant une grille de contrôle (GT) et une première borne de conduction (DDP) connectée à un élément à résistance variable (VZ), la grille (GT) étant formée sur la couche active et présentant un flanc latéral recouvert d'une seconde couche isolante (SP), l'élément à résistance variable (VZ) étant formé par une couche (MO) en un matériau à résistance variable, déposée sur un flanc latéral de la couche active dans une première tranchée (TR) formée au travers de la couche active le long du flanc latéral de la grille, une tranchée conductrice (BC) étant formée dans la première tranchée contre un flanc latéral de la couche en matériau à résistance variable.

公开(公告)号：FR3030177B1

公开(公告)日：2016-12-30

申请号：FR1462541

申请日：2014-12-16

Applicant: STMICROELECTRONICS (ROUSSET) SAS

Inventor： COTTINET JONATHAN ,  BINI JEAN-CLAUDE

IPC: H04W52/02 ,  G06F1/32 ,  G10L15/22

公开(公告)号：FR3037202A1

公开(公告)日：2016-12-09

申请号：FR1555084

申请日：2015-06-04

Applicant: STMICROELECTRONICS (ROUSSET) SAS

Inventor： WALLIS MARK

IPC: H04B3/30 ,  H03F1/34 ,  H04L29/06

Abstract: Le procédé comprend une conversion numérique/analogique d'un signal numérique modulé par lesdites informations de façon à obtenir un signal analogique initial modulé ayant un facteur de crête supérieur à un, une amplification du signal analogique initial de façon à obtenir un signal modulé amplifié et une transmission sur ledit canal de communication d'un signal analogique de canal modulé issu du signal analogique amplifié modulé. L'impédance du canal de communication étant susceptible de varier au cours de ladite transmission, le procédé comprend en outre au moins une détermination (60) au cours de ladite transmission d'un taux d'écrêtage (TCR) du signal amplifié sur au moins un intervalle temporel et un ajustement (61, 62) du niveau du signal analogique initial en fonction dudit taux d'écrêtage déterminé.

公开(公告)号：FR3037201A1

公开(公告)日：2016-12-09

申请号：FR1554987

申请日：2015-06-02

Applicant: STMICROELECTRONICS (ROUSSET) SAS

Inventor： TRAMONI ALEXANDRE

IPC: H04B3/21 ,  H04B1/66 ,  H04L29/06

Abstract: Le système comprend une antenne ANT2, un composant CMP configuré pour recevoir et/ou émettre des informations via ladite antenne selon un protocole de communication sans contact et un réseau inductif capacitif 1 connecté entre l'antenne ANT2 et le composant CMP et comportant des moyens de filtrage d'interférences électromagnétiques (10). Le système comprend en outre des moyens de traitement MTR configurés pour modifier l'impédance des moyens de filtrage d'interférences électromagnétiques configurables 10 de façon à contrôler un accord fréquentiel de l'antenne ANT2.

公开(公告)号：FR3036221A1

公开(公告)日：2016-11-18

申请号：FR1554163

申请日：2015-05-11

Applicant: STMICROELECTRONICS (ROUSSET) SAS

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD

IPC: G11C7/00 ,  G11C16/04 ,  H01L27/11524 ,  H01L29/66

Abstract: Mémoire non volatile (MEM1) comprenant des rangées et des colonnes de cellules mémoire (C1,j), les colonnes de cellules mémoire comprenant des paires de cellules mémoire jumelles (C1,j, C2,j1) comprenant une grille de sélection (CSG1,2) commune. Selon l'invention, deux lignes de bit (B1,j, B2,j+1) sont prévues par colonne de cellules mémoire. Les cellules mémoire adjacentes jumelles d'une même colonne ne sont pas reliées à la même ligne de bit tandis que les cellules mémoire adjacentes non jumelles d'une même colonne sont reliées à la même ligne de bit.