公开(公告)号：JP2005531034A

公开(公告)日：2005-10-13

申请号：JP2004516657

申请日：2003-06-23

Applicant: エッセティマイクロエレクトロニクス エッセ.エルレ.エルレ.Stmicroelectronics S.R.L. ,  ドラ エッセ.ピ.ア.Dora S.P.A.

Inventor： サラ，レオナルド ,  パッパラルド，サルバトーレ ,  プリビテーラ，サルバトーレ ,  プルビレンティ，フランチェスコ

IPC: G02F1/133 ,  G09G3/20 ,  G09G3/36

CPC classification number: G09G3/3685 ,  G09G2330/021

Abstract: 【課題】この発明は第１供給電圧（ＶＤＤ）第２供給電圧（ＶＳＳ）より高い、第１（ＶＤＤ）および第２（ＶＳＳ）供給電圧間の供給経路で動作する論理回路（１０）を含むＬＣＤ表示素子の縦列駆動システムに関する。 論理回路（１０）はその値が第１（ＶＤＤ）または第２（ＶＳＳ）供給電圧に等しい出力における入力第２論理信号（ＣＰ、ＣＮ、ＣＰ＿Ｎ、ＣＮ＿Ｎ）における第１論理信号（ＬＯＷ＿ＦＲＡＭＥ、ＷＨＩＴＥ＿ＰＩＸ）からの開始を発生することができる。 素子は論理回路（１０）に結合されかつ第１供給電圧（ＶＤＤ）および第２供給電圧（ＶＳＳ）より高い第３供給電圧（ＶＬＣＤ）と第２供給電圧（ＶＳＳ）間の供給経路で動作する昇降素子（１１、１２）であって、第２論理信号（ＣＰ、ＣＮ、ＣＰ＿Ｎ、ＣＮ＿Ｎ）の値を上昇させることができる昇降素子（１１、１２）を含む。 素子は異なる供給経路（ＶＬＣＤ−ＶＡ、ＶＢ−ＶＳＳ）および出力端子（ＯＵＴ）を共有する第１（Ｔ１１−Ｔ１２）および第２（Ｔ１３−Ｔ１４）対のトランジスタを含み、第１（Ｔ１１−Ｔ１２）および第２（Ｔ１３−Ｔ１４）対のトランジスタが縦列の駆動信号を決定するように昇降素子（１１、１２）に接続される。 論理回路（１０）が第３（ＶＬＣＤ）および第２供給電圧（ＶＳＳ）の供給経路で動作しかつ２つの昇降素子（１１、１２）に結合されたターンオフ回路（１５）を含む。 回路（１５）は二対のトランジスタ（Ｔ１１−Ｔ１２、Ｔ１３−Ｔ１４）の他方が動作状態にある場合二対のトランジスタ（Ｔ１１−Ｔ１２、Ｔ１３−Ｔ１４）の一方をフレームの期間にターンオフ状態に保持することができる。

公开(公告)号：JP3696490B2

公开(公告)日：2005-09-21

申请号：JP2000273285

申请日：2000-09-08

Applicant: エスティーマイクロエレクトロニクスエス.アール.エル.STMicroelectronics S.r.l.

Inventor： キミエンティ アントニオ ,  パウ ダニロ

IPC: H04N11/04 ,  G06T9/00 ,  H03M7/40 ,  H04N7/26 ,  H04N7/32 ,  H04N7/50

CPC classification number: H04N19/428 ,  H04N19/423 ,  H04N19/61 ,  H04N19/63

公开(公告)号：JP2005033199A

公开(公告)日：2005-02-03

申请号：JP2004196957

申请日：2004-07-02

Applicant: Stmicroelectronics Srl ,  エスティーマイクロエレクトロニクスエス.アール.エル.STMicroelectronics S.r.l.

Inventor： PATTI DAVIDE ,  TORRES ANTONINO

IPC: H01L29/739 ,  H01L29/78

CPC classification number: H01L29/7395

Abstract: PROBLEM TO BE SOLVED: To provide a monolithic integrated high-voltage resistance structure having an IGBT(insulated gate bipolar transistor) device which has structural and functional characteristics capable of suppressing the occurrence of a parasitic transistor and which overcomes a limited condition and defect affecting the above conventional devices.
SOLUTION: In the device in which a second conductive semiconductor layer(19) is integrated on a laminated first conductive semiconductor substrate(16) and which includes a resistance structure(17) for voltage control and an IGBT device(18), the resistance structure(17) surrounds a part(22) of the semiconductor layer(19), shows the first conductive type, and includes at least one of substantially ring-like regions(21a).
COPYRIGHT: (C)2005,JPO&NCIPI

Abstract translation: 要解决的问题：提供一种具有IGBT（绝缘栅双极晶体管）器件的单片集成高压电阻结构，其具有能够抑制寄生晶体管的发生并且克服有限的条件的结构和功能特性， 缺陷影响上述常规设备。 解决方案：在第二导电半导体层（19）集成在层叠的第一导电半导体衬底（16）上并且包括用于电压控制的电阻结构（17）和IGBT器件（18）的器件中， 电阻结构（17）围绕半导体层（19）的部分（22），显示出第一导电类型，并且包括至少一个基本上呈环状的区域（21a）。 版权所有（C）2005，JPO＆NCIPI

公开(公告)号：JP3615561B2

公开(公告)日：2005-02-02

申请号：JP5878794

申请日：1994-03-29

Applicant: エスティーマイクロエレクトロニクスエス.アール.エル.STMicroelectronics S.r.l.

Inventor： オリボ マルコ ,  パスクッチ ルイギ

IPC: G11C29/00 ,  G11C11/00 ,  G11C29/04

CPC classification number: G11C11/00

公开(公告)号：JP2004104787A

公开(公告)日：2004-04-02

申请号：JP2003313595

申请日：2003-09-05

Applicant: Stmicroelectronics Nv ,  Stmicroelectronics Srl ,  エスティマイクロエレクトロニクス エヌヴィ ,  エスティマイクロエレクトロニクス・ソチエタ・ア・レスポンサビリタ・リミタータSTMicroelectronics S.r.l.

Inventor： BERENS FRIEDBERT ,  KREISELMAIER GERD

IPC: G06F11/08 ,  G06F11/10 ,  H03M13/29 ,  H03M13/41 ,  H04L1/00

CPC classification number: H03M13/3905 ,  H03M13/2782 ,  H03M13/2903 ,  H03M13/2957 ,  H03M13/3922 ,  H03M13/3927 ,  H03M13/4107

Abstract: PROBLEM TO BE SOLVED: To provide a means for reducing packaging costs by reducing a memory size when packaging a turbo code / convolution code decoder. SOLUTION: The compound turbo code / convolution code decoder utilizes again an input/output RAM of a turbo code decoding means as an alpha or beta RAM for a convolution code decoding means. Further, command units (SM and LLR) are used for both a turbo code and a convolution code. An effective hardware folding schemer calculate 256 states successively on 8 ACS unit. COPYRIGHT: (C)2004,JPO

公开(公告)号：JP2004508990A

公开(公告)日：2004-03-25

申请号：JP2002528853

申请日：2001-09-18

Applicant: エスティマイクロエレクトロニクス・ソチエタ・ア・レスポンサビリタ・リミタータSTMicroelectronics S.r.l.

Inventor： ガッリーナ、ピエトロ ,  サバ、ジャンカルロ ,  ジンコ、ジャンカルロ ,  ディアッツィ、クラウディオ ,  バッタリーン、ルカ ,  ペデュート、ヴィットリオ

IPC: B41J2/045 ,  B06B1/06 ,  B41J2/055 ,  H01L41/04 ,  H01L41/09 ,  H02N2/06

CPC classification number: H01L41/042

Abstract: 本発明は、電圧波形が印加される誘導性−抵抗性接続を介して圧電性負荷（２）に接続される線形駆動回路部分（３）を含む、圧電性負荷（２）を高い効率で駆動するための回路（１）に関連する。 その回路は、構造的に独立し、過渡状態および安定状態それぞれにおいて、圧電性負荷（２）によって必要とされる全電流の相当の部分を供給するために、それぞれのインダクタンス（Ｌ１、Ｌ２）を介してその誘導性−抵抗性接続に順に接続されるさらなる回路部分（４、５）を含むことが有利である。

公开(公告)号：US20220108975A1

公开(公告)日：2022-04-07

申请号：US17492356

申请日：2021-10-01

Applicant: STMICROELECTRONICS S.r.l. ,  STMICROELECTRONICS S.r.l.

Inventor： Cristina MANOLA ,  Rosa Lucia TORRISI ,  Simone RASCUNÀ ,  Gabriele BELLOCCHI ,  Annalinda CONTINO ,  Giuseppe MACCARRONE

IPC: H01L23/00 ,  H01L23/495 ,  B22F9/24 ,  B22F1/00

Abstract: The disclosure is directed to wide band-gap semiconductor devices, such as power devices based on silicon carbide or gallium nitride materials. A power device die is attached to a carrier substrate or a base using sintered silver as a die attachment material or layer. The carrier substrate is, in some embodiments, copper plated with silver. The sintered silver die attachment layer is formed by sintering silver nanoparticle paste under a very low temperature, for example, lower than 200° C. and in some embodiments at about 150° C., and with no external pressures applied in the sintering process. The silver nanoparticle is synthesized through a chemical reduction process in an organic solvent. After the reduction process has completed, the organic solvent is removed through evaporation with a flux of inert gas being injected into the solution.

公开(公告)号：WO2013064978A1

公开(公告)日：2013-05-10

申请号：PCT/IB2012/056021

申请日：2012-10-30

Applicant: STMICROELECTRONICS S.R.L.

Inventor： CAMPEDELLI, Roberto ,  PEZZUTO, Raffaella ,  LOSA, Stefano ,  MANTOVANI, Marco ,  AZPEITIA URQUIA, Mikel

IPC: B81B7/00 ,  B81B3/00

CPC classification number: B81B7/0006 ,  B81B3/0086 ,  B81B7/007 ,  B81B2201/0235 ,  B81B2201/0242 ,  B81B2207/07 ,  B81B2207/097 ,  B81C1/00476 ,  H01L29/84

Abstract: A MEMS device (17) formed by a body (2); a cavity (25), extending above the body; mobile and fixed structures (18, 19) extending above the cavity and physically connected to the body via anchoring regions (16); and electrical-connection regions (10a, 10b, 10c), extending between the body (2) and the anchoring regions (16) and electrically connected to the mobile and fixed structures. The electrical-connection regions (10a, 10b, 10c) are formed by a conductive multilayer including a first semiconductor material layer (5), a composite layer (6) of a binary compound of the semiconductor material and of a transition metal, and a second semiconductor material layer (7).

Abstract translation: 由主体（2）形成的MEMS装置（17）; 在所述主体上方延伸的空腔（25）; 移动和固定结构（18,19），其延伸到空腔上方并经由锚定区域（16）物理连接到身体。 以及在主体（2）和锚固区域（16）之间延伸并且电连接到移动和固定结构的电连接区域（10a，10b，10c）。 电连接区域（10a，10b，10c）由包括第一半导体材料层（5），半导体材料的二元化合物和过渡金属的复合层（6）的导电性多层构成，以及 第二半导体材料层（7）。

公开(公告)号：WO2013007705A1

公开(公告)日：2013-01-17

申请号：PCT/EP2012/063442

申请日：2012-07-09

Applicant: STMICROELECTRONICS S.R.L. ,  ABAGNALE, Giovanni

Inventor： ABAGNALE, Giovanni

IPC: H01L29/417 ,  H01L21/74

CPC classification number: H01L21/743 ,  H01L29/2003 ,  H01L29/7787 ,  H01L29/872

Abstract: An electronic device includes a silicon substrate (2) having a first side and a second side. A structural layer of gallium nitride (6) is formed over the first side of the silicon substrate and includes an active area of the electronic device. A transition layer (8) is provided between the substrate and the structural layer. The transition layer electrically and/or thermally insulated the substrate and the structural layer from one another. A via hole (20) made of a conductive material extends through the structural layer and the transition layer. The via hole is electrically and/or thermally connected to the active area of the electronic device and to the substrate.

Abstract translation: 电子设备包括具有第一侧和第二侧的硅衬底（2）。 在硅衬底的第一侧上形成氮化镓（6）的结构层，并且包括电子器件的有源区。 在基板和结构层之间提供过渡层（8）。 过渡层将衬底和结构层彼此电和/或热绝缘。 由导电材料制成的通孔（20）延伸穿过结构层和过渡层。 通孔与电子器件的有源区域和衬底电气和/或热连接。

公开(公告)号：WO2012156034A1

公开(公告)日：2012-11-22

申请号：PCT/EP2012/001928

申请日：2012-05-04

Applicant: STMICROELECTRONICS S.R.L. ,  CREMA, Paolo

Inventor： CREMA, Paolo

IPC: H01L21/48 ,  B41C1/14

CPC classification number: H01L24/43 ,  H01L21/4821 ,  H01L2224/43 ,  H01L2924/00014 ,  H01L2924/12042 ,  H01L2924/15747 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/05599

Abstract: The present invention relates to a method and an apparatus for manufacturing lead frames. According to the present invention, a coating layer (120) is formed on one or more predefined portions (A, B, C, D, E, F, G, H) of the surface (110s) of the substrate (100) of the lead frame (100) by delimiting the predefined portions (A, B, C, D, E, F, G, H) by means of screen printing. The employment of screen printing allows the obtainment of large amounts of lead frames with excellent electronic and structural properties in a quick and cost-effective way.

Abstract translation: 本发明涉及一种用于制造引线框架的方法和装置。 根据本发明，在基板（100）的表面（110s）的一个或多个预定部分（A，B，C，D，E，F，G，H）上形成涂层（120） 通过丝网印刷限定预定部分（A，B，C，D，E，F，G，H）来引导框架（100）。 丝网印刷的使用允许以快速和成本有效的方式获得具有优异的电子和结构特性的大量引线框架。