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公开(公告)号：KR1020110028201A
公开(公告)日：2011-03-17
申请号：KR1020100015257
申请日：2010-02-19
Applicant: 한국전자통신연구원
IPC: G06F15/173 , G06F15/167 , G06F9/46 , G06F13/14
Abstract: PURPOSE: A switching apparatus for a multi-core platform in which H.264 decoding operation is processed in parallel is provided to increase the parallelism of data transmission so that a multimedia core can read data in a sharing memory. CONSTITUTION: Master network interfaces receive a transmission signal which is transmitted from a master module. Slave network interfaces output the transmission signal to a slave module. A crossbar switch(540) switches the transmission signal to the slave network interface. A virtual channel controller analyzes the transmission signal.
Abstract translation: 目的：提供并行处理H.264解码操作的多核平台的切换装置，以增加数据传输的并行性，使多媒体核心能够读取共享存储器中的数据。 构成：主网络接口接收从主模块传输的传输信号。 从站网络接口将传输信号输出到从站模块。 交叉开关（540）将传输信号切换到从属网络接口。 虚拟通道控制器分析传输信号。
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公开(公告)号：KR1020100073026A
公开(公告)日：2010-07-01
申请号：KR1020080131604
申请日：2008-12-22
Applicant: 한국전자통신연구원
IPC: H04N19/42
CPC classification number: H04N19/188 , H04H20/72 , H04H2201/11 , H04N21/4343
Abstract: PURPOSE: A multimedia decoding device is provided to reduce a working load in a microprocessor by reading and writing required data of a decoding core unit through a data bus. CONSTITUTION: A hardware decoding core(23) reads out data from a memory(25) through a memory controller(24), and decodes the processed data. A command bus(20a) transfers a command of a microprocessor(22) to the hardware decoding core. A data bus(20b) transfers the data for a decoding process through the connection between the memory controller and the hardware decoding core.
Abstract translation: 目的：提供一种多媒体解码装置，通过数据总线读取和写入解码核心单元的所需数据来减少微处理器的工作负载。 构成：硬件解码核心（23）通过存储器控制器（24）从存储器（25）读出数据，并解码处理后的数据。 命令总线（20a）将微处理器（22）的命令传送到硬件解码核心。 数据总线（20b）通过存储器控制器和硬件解码核心之间的连接传送用于解码处理的数据。
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公开(公告)号：KR100924487B1
公开(公告)日：2009-11-03
申请号：KR1020070132651
申请日：2007-12-17
Applicant: 한국전자통신연구원
IPC: H04N19/57
Abstract: 본 발명은 인터 모드 예측의 비교 대상이 되는 적어도 하나의 참조 프레임 중 하나의 기준 참조 프레임을 선택하는 단계, 상기 선택된 기준 참조 프레임에 상응하여 현재 프레임의 상위 매크로 블록의 분할 여부를 탐색하는 단계, 상기 현재 프레임의 상위 매크로 블록의 분할 크기를 결정하는 단계, 상기 분할이 결정된 현재 프레임의 상위 매크로 블록에 대하여 상기 기준 참조 프레임을 제외한 다른 특정 참조 프레임과 비교하여 상기 상위 매크로 블록의 분할여부를 탐색하는 단계 및 상기 기준 참조 프레임과 비교하여 결정된 현재 프레임 상위 매크로 블록의 분할 크기와 상기 특정 참조 프레임과 비교하여 결정된 현재 프레임 상위 매크로 블록의 분할 크기가 상이한 경우 상기 현재 프레임 상위 매크로 블록의 블록 크기 탐색을 중지하는 단계를 포함하는 인터 예측에서의 블록 크기 분할 방법을 제공할 수 있다.
h.264, 블록 분할, 인터 예측(Inter prediction)-
公开(公告)号：KR100914915B1
公开(公告)日：2009-08-31
申请号：KR1020070125401
申请日：2007-12-05
Applicant: 한국전자통신연구원
Abstract: 본 발명은 저비용의 뷰-체적 클리핑 방법을 제공한다.
본 발명에 따른 뷰-체적 클리핑 방법은 뷰-체적(view-volume)의 원-근 평면에 대하여 원-근 클리핑(far-near clipping)을 행하는 단계; 상기 원-근 클리핑된 뷰-체적의 원-근 투영된 일 평면에서 뷰 포트의 수평 및 수직 좌표 경계를 기준으로 폴리곤을 설정하고 상기 폴리곤 주사화 시작점(x
i , y
i )을 결정하는 단계; 결정된 상기 시작점(x
i , y
i )을 기준으로 상기 뷰 포트의 수평 방향 경계까지 상기 시작점과 수평 방향의 정점들을 주사화하는 단계; 및 상기 결정된 시작점(x
i , y
i )을 기준으로 상기 뷰 포트의 수직 방향 경계까지 상기 시작점과 수직 방향의 정점들을 주사화하는 단계;를 포함한다.
상기와 같은 구성에 의하여, 폴리곤 설정 단계에서의 시작점 결정과 주사화 단계에서의 다음 주사화 위치의 결정에 뷰 포트의 경계를 고려함으로써, 클리핑 연산을 원-근 평면에 대해서만 행하고도 뷰-체적 클리핑이 가능하게 된다.
따라서, 본 발명에 따른 뷰-체적 클리핑 장치에 의하면, 일반적인 기존에 클리핑에 소요되는 시간 및 하드웨어의 비용을 감소시킬 수 있다.-
公开(公告)号：KR1020090059706A
公开(公告)日：2009-06-11
申请号：KR1020070126705
申请日：2007-12-07
Applicant: 한국전자통신연구원
IPC: H03M13/37
CPC classification number: H03M13/2957 , H03M13/3972 , H03M13/6502 , H03M13/6522
Abstract: A turbo permutator and a turbo decoder including the same are provided to perform a permutation operation according to forward/reverse direction state metric calculation by pre-calculating a permutation address value of a following step according to a calculation order of the forward/reverse direction state metric. A forward direction address median generator(31) calculates a first median. The first median is used in order to calculate a reverse direction state metric of a first sliding window. A forward/reverse address generator(32) receives the first median, and generates a reverse direction address corresponding to a storage position of a previous log-likelihood ratio. The forward/reverse address generator generates a forward direction address for storing a present log-likelihood ratio. A permutator RAM(33) stores the previous log-likelihood ratio in response to the reverse direction address. The permutator RAM stores a present log ratio in response to the forward direction address.
Abstract translation: 提供一种turbo置换器和包括其的turbo解码器，以根据正向/反向方向状态度量计算执行置换操作，通过根据正向/反向状态的计算顺序预先计算后续步骤的置换地址值 度量。 正向地址中值发生器（31）计算第一中值。 为了计算第一滑动窗口的反方向状态度量，使用第一中值。 正向/反向地址发生器（32）接收第一中值，并且产生与先前对数似然比的存储位置对应的反向地址。 正向/反向地址发生器产生用于存储当前对数似然比的正向地址。 置换器RAM（33）响应于反方向地址存储先前的对数似然比。 置换器RAM响应于正向地址存储当前对数比。
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Patent Agency Ranking
公开(公告)号：KR1020090059566A
公开(公告)日：2009-06-11
申请号：KR1020070126488
申请日：2007-12-07
Applicant: 한국전자통신연구원
CPC classification number: H04N19/436 , H01L2924/1437 , H04N5/06 , H04N9/77
Abstract: A video input device for an image encoder is provided to support a camera mode for inputting natural images in real time in a DVR and a real-time mobile terminal application. A video input device for an image encoder comprises a host register(10), a file input mode unit(32), a camera input mode unit(33), a data selection unit(34) and a data-reading control unit(35). The host register receives an initial value required for the operation of the video input device. The file input mode unit receives video data of a file format from a host processor based on the initial value. The camera input mode unit receives video data of a signal level from a camera device based on the initial value. The data selection unit selects the output of one of the file input mode unit and camera input mode unit.
Abstract translation: 提供了一种用于图像编码器的视频输入装置，用于支持在DVR和实时移动终端应用中实时输入自然图像的相机模式。 一种用于图像编码器的视频输入装置包括主机寄存器（10），文件输入模式单元（32），相机输入模式单元（33），数据选择单元（34）和数据读取控制单元 ）。 主机寄存器接收视频输入设备的操作所需的初始值。 文件输入模式单元基于初始值从主处理器接收文件格式的视频数据。 相机输入模式单元基于初始值从相机设备接收信号电平的视频数据。 数据选择单元选择文件输入模式单元和摄像机输入模式单元之一的输出。
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公开(公告)号：KR100863749B1
公开(公告)日：2008-10-16
申请号：KR1020070035237
申请日：2007-04-10
Applicant: 한국전자통신연구원
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 디지털신호처리프로세서의 소비전력 관리 제어장치 및 그를 이용한 소비전력 관리 시스템과 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 디지털신호처리프로세서에서 동적 소비전력 및 정적인 소비전력을 세밀한 모듈단위로 제어하여 전체적인 소비전력을 줄이기 위한, 디지털신호처리프로세서의 소비전력 관리 제어장치 및 그를 이용한 소비전력 관리 시스템과 그 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 디지털신호처리프로세서의 소비전력 관리 시스템에 있어서, PSM(Power Saving Mode) 명령어 및 일반 명령어가 삽입된 프로그램을 디코딩하되, 명령어 디코딩 시 해당 명령어 수행에 필요한 모듈 정보를 소비전력 관리 제어수단으로 전달하기 위한 명령어 디코딩 수단; 상기 소비전력 관리 제어수단으로부터 파이프라인 조절신호(Pipeline Stall)를 입력받음에 따라 파이프 라인을 통한 데이터의 전송을 차단 및 재개하기 위한 파이프라인 제어수단; 및 상기 명령어 디코딩 수단에서 디코딩한 PSM 명령어 및 일반 명령어에 따라 PSM 상태 레지스터 및 PSM 플래그 레지스터의 해당 비트를 셋/리셋하여 각 모듈 단위로 전원을 제어하기 위한 상기 소비전력 관리 제어수단을 포함함.
4. 발명의 중요한 용도
본 발명은 디지털신호처리프로세서 등에 이용됨.
디지털신호처리프로세서, 소비전력, PSM 명령어, PSMSR(Power Saving Mode Status Register), PSMFR(Power Saving Mode Flag Register)-
公开(公告)号：KR1020080026673A
公开(公告)日：2008-03-26
申请号：KR1020060091313
申请日：2006-09-20
Applicant: 한국전자통신연구원
IPC: G06F7/44
CPC classification number: G06F9/3001
Abstract: An apparatus and a method for processing digital signals for an MAC(Multiply-and-Accumulate) operation are provided to simultaneously access a plurality of operands required for parallel MAC operations to improve memory access capacity and prevent the generation of overflow in accumulative registers in MAC blocks without having an additional clock cycle. A digital signal processor for performing an MAC operation includes a first memory(127), a second memory(126) and an MAC operation execution unit. The first memory stores a plurality of first operands and the second memory stores a plurality of second operands. The MAC operation execution unit performs parallel MAC operations on the first operands and the second operands. The MAC operation execution unit includes a plurality of parallel MAC blocks(140,141) arranged in parallel and performs parallel MAC operations on the first operands output in parallel from the first memory and the second operands output in parallel from the second memory.
Abstract translation: 提供用于处理用于MAC（乘法和累加）操作的数字信号的装置和方法，以同时访问并行MAC操作所需的多个操作数，以提高存储器访问容量并防止在MAC中的累积寄存器中产生溢出 块没有额外的时钟周期。 用于执行MAC操作的数字信号处理器包括第一存储器（127），第二存储器（126）和MAC操作执行单元。 第一存储器存储多个第一操作数，并且第二存储器存储多个第二操作数。 MAC操作执行单元对第一操作数和第二操作数执行并行MAC操作。 MAC操作执行单元包括并行排列的多个并行MAC块（140,141），并且对从第一存储器并行输出的第一操作数和从第二存储器并行输出的第二操作数执行并行MAC操作。
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公开(公告)号：KR100759797B1
公开(公告)日：2007-09-20
申请号：KR1020050078826
申请日：2005-08-26
Applicant: 한국전자통신연구원
IPC: H04L27/26
Abstract: 본 발명은 통신 신호의 모드 및 프레임 동기를 구하는 방법 및 그 장치를 개시한다.
본 발명에 의하면, 특히 Eureka-147에 따른 통신에 있어서, 모드 검출과 프레임 동기 기능을 동시에 수행하여 수신기 가동 초기의 동기에 소요되는 지연시간을 줄일 수 있으며, 자동 모드 검출 및 프레임 동기에 사용되는 프레임의 인덱스를 모드에 관계없이 프레임 길이가 가장 짧은 모드의 인덱스를 사용하면서 인덱스의 비트 수를 조절할 수 있도록 하여 인덱스 카운터는 물론, 인덱스를 이용한 연산에 사용되는 하드웨어 리소스를 절약하여 소모 전력을 줄일 수 있도록 하며, 기준 위상 심볼의 모양에 의해 나타나는 에너지 비 신호의 파동 현상에 의한 성능 열화를 없애며, 전송 신호에 한 개의 윈도우의 에너지 만을 구하여 이를 이용하여 2개 윈도우에 의한 에너지 비 신호를 구하도록 하여 하드웨어 리소스와 계산량을 줄이고, 동작 초기의 모드 검출 후에 전송 신호를 검출하는 기능 즉, 수신기가 음영 지역에 들어 갔거나 전송 신호가 미약할 경우를 검출하여 인터럽터 등의 방법으로 전송 신호가 없음을 알려주고 내부적으로는 신호를 재 검색하여 외부적인 조치가 필요 없이 자동으로 복구하는 기능을 가지도록 하여 통신 장비에 대한 신뢰성을 대폭 향상시킨다.-
公开(公告)号：KR100747487B1
公开(公告)日：2007-08-08
申请号：KR1020050042911
申请日：2005-05-23
Applicant: 한국전자통신연구원
Abstract: 본 발명은 디지털 멀티미디어 방송(DMB)용 리드-솔로몬 디코더(Reed-Solomon decoder)에 있어서, 특히 단일의 유클리드 알고리즘 연산 셀을 사용하여, 계산 회로의 규모를 줄이고 유클리드 연산셀의 회로 구성을 단순화 함으로써 저전력 동작에 효율적인 리드-솔로몬 복호 장치 및 수정된 유클리드 알고리즘 연산회로를 제공함에 있다.
본 발명에 따른 수정된 유클리드 알고리즘 연산회로에 의한 방법은 R(x)와 Q(x)의 차수값을 각각 변수로 두어 다항식으로부터 직접 계산하지 않고 조건에 따라 계산이 되게 하여, 수정된 유클리드 알고리즘 멈춤 조건이 사라지는 대신 2*t번 루프를 반복하도록 하여 제어가 쉽도록 한다.
디지털 멀티미디어 방송(DMB), 리드-솔로몬 복호 장치(Reed-Solomon decoder), 신드롬 계산 회로, 유클리드 알고리즘 계산 셀, 오류 위치 및 오류 값
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