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    CONTROLLING EXECUTION OF THREADS IN A MULTI-THREADED PROCESSOR
    131.
    发明专利
    CONTROLLING EXECUTION OF THREADS IN A MULTI-THREADED PROCESSOR 未知

    公开(公告)号：ZA201701306B

    公开(公告)日：2021-08-25

    申请号：ZA201701306

    申请日：2017-02-21

    Applicant: IBM

    Inventor： SLEGEL TIMOTHY ,  ALEXANDER KHARY JASON ,  BUSABA FADI YUSUF ,  FARRELL MARK ,  RELL JR JOHN GILBERT

    Abstract: Execution of threads in a processor core is controlled. The processor core supports simultaneous multi-threading (SMT) such that there can be effectively multiple logical central processing units (CPUs) operating simultaneously on the same physical processor hardware. Each of these logical CPUs is considered a thread. In such a multi-threading environment, it may be desirous for one thread to stop other threads on the processor core from executing. This may be in response to running a critical sequence or other sequence that needs the processor core resources or is manipulating processor core resources in a way that other threads would interfere with its execution.

    TRANSACTIONAL PROCESSING
    132.
    发明专利
    TRANSACTIONAL PROCESSING 未知

    公开(公告)号：CA2874236C

    公开(公告)日：2021-07-27

    申请号：CA2874236

    申请日：2013-06-12

    Applicant: IBM

    Inventor： GREINER DAN ,  JACOBI CHRISTIAN ,  SLEGEL TIMOTHY

    IPC: G06F9/30 ,  G06F12/00

    Abstract: A transaction is initiated via a transaction begin instruction. During execution of the transaction, the transaction may abort. If the transaction aborts, a determination is made as to the type of transaction. Based on the transaction being a first type of transaction, resuming execution at the transaction begin instruction, and based on the transaction being a second type, resuming execution at an instruction following the transaction begin instruction. Regardless of transaction type, resuming execution includes restoring one or more registers specified in the transaction begin instruction and discarding transactional stores. For one type of transaction, the nonconstrained transaction, the resuming includes storing information in a transaction diagnostic block.

    VECTOR FIND ELEMENT NOT EQUAL INSTRUCTION
    134.
    发明专利
    VECTOR FIND ELEMENT NOT EQUAL INSTRUCTION 未知

    公开(公告)号：ZA201407243B

    公开(公告)日：2021-05-26

    申请号：ZA201407243

    申请日：2014-10-06

    Applicant: IBM

    Inventor： BRADBURY JONATHAN DAVID ,  SLEGEL TIMOTHY ,  SCHWARZ ERIC MARK ,  GSCHWIND MICHAEL KARL

    IPC: G06F40/00

    Abstract: Processing of character data is facilitated. A Find Element Not Equal instruction is provided that compares data of multiple vectors for inequality and provides an indication of inequality, if inequality exists. An index associated with the unequal element is stored in a target vector register. Further, the same instruction, the Find Element Not Equal instruction, also searches a selected vector for null elements, also referred to as zero elements. A result of the instruction is dependent on whether the null search is provided, or just the compare.

    Control de ejecución de hilos en un procesador multihilo
    137.
    发明专利
    Control de ejecución de hilos en un procesador multihilo 未知

    公开(公告)号：ES2805010T3

    公开(公告)日：2021-02-10

    申请号：ES15787163

    申请日：2015-10-21

    Applicant: IBM

    Inventor： SLEGEL TIMOTHY ,  ALEXANDER KHARY JASON ,  BUSABA FADI YUSUF ,  FARRELL MARK ,  RELL JR JOHN GILBERT

    IPC: G06F9/48 ,  G06F9/30 ,  G06F9/38

    Abstract: Un método para controlar la ejecución de hilos en un entorno informático, comprendiendo dicho método: detener (604), mediante un hilo que se llevan a cabo en un procesador del entorno informático, la ejecución de otro hilo que se ejecuta dentro del procesador, usando la parada uno o más bits en uno o más registros compartidos del procesador, estando el uno o más registros compartidos por el hilo y el otro hilo, comprendiendo la parada: determinar si el otro hilo está prohibiendo su detención comprobando (600) un bit seleccionado en un registro de control, en donde el registro de control comprende un registro de dicho uno o más registros compartidos del procesador y un bit seleccionado en un registro de dirección de instrucción, en donde el registro de dirección de instrucción comprende un registro de uno o más registros del procesador únicos del otro hilo; detener, mediante el hilo, la búsqueda y ejecución de instrucción en el otro hilo, basándose en la etapa de determinación inmediatamente anterior que determina que el otro hilo no está prohibiendo su detención; determinar que el otro hilo ha dejado de ejecutarse dentro del procesador; y caracterizado por realizar (606), mediante el hilo, una operación de drenaje para todos los hilos en el entorno informático, en donde la operación de drenaje retiene la expedición de instrucción para el hilo hasta que todas las instrucciones del otro hilo se hayan drenado o evacuado, cuando la etapa de determinación inmediatamente anterior determina que el otro hilo ha dejado de ejecutarse dentro del procesador; realizar (618) mediante el hilo una o más operaciones dentro del procesador después de que la ejecución del otro hilo fue detenida dentro del procesador por el hilo; y basándose en la finalización de la una o más operaciones, permitir que (620) el otro hilo continúe ejecutándose dentro del procesador

    CONVERT FROM ZONED FORMAT TO DECIMAL FLOATING POINT FORMAT
    139.
    发明专利
    CONVERT FROM ZONED FORMAT TO DECIMAL FLOATING POINT FORMAT 未知

    公开(公告)号：CA2852862C

    公开(公告)日：2020-12-15

    申请号：CA2852862

    申请日：2012-11-13

    Applicant: IBM

    Inventor： CARLOUGH STEVEN ,  SCHWARZ ERIC MARK ,  SLEGEL TIMOTHY ,  GAINEY CHARLES ,  MITRAN MARCEL ,  COPELAND REID

    IPC: G06F9/30 ,  G06F9/318

    Abstract: Machine instructions, referred to herein as a long Convert from Zoned instruction (CDZT) and extended Convert from Zoned instruction (CXZT), are provided that read EBCDIC or ASCII data from memory, convert it to the appropriate decimal floating point format, and write it to a target floating point register or floating point register pair. Further, machine instructions, referred to herein as a long Convert to Zoned instruction (CZDT) and extended Convert to Zoned instruction (CZXT), are provided that convert a decimal floating point (DFP) operand in a source floating point register or floating point register pair to EBCDIC or ASCII data and store it to a target memory location.

    КОМАНДА ЗАЩИЩЕННОЙ ЛОГИЧЕСКОЙ ЗАГРУЗКИ И СДВИГА
    140.
    发明专利
    КОМАНДА ЗАЩИЩЕННОЙ ЛОГИЧЕСКОЙ ЗАГРУЗКИ И СДВИГА 未知

    公开(公告)号：RU2731327C1

    公开(公告)日：2020-09-01

    申请号：RU2019109551

    申请日：2018-01-03

    Applicant: IBM

    Inventor： GREINER DAN ,  SLEGEL TIMOTHY ,  JACOBI CHRISTIAN ,  SAPORITO ANTHONY ,  PAPROTSKI VOLODYMYR ,  MITRAN MARCEL

    IPC: G06F9/30

    Abstract: Изобретениеотноситсяк средствамобеспеченияобработкив вычислительномокружении. Техническийрезультатзаключаетсяв повышениипроизводительностизадачв вычислительномокружении. Получаюткомандунавыполнениеоперациизагрузкии сдвига. Осуществляютзагрузкуданныхизместоположенияв памяти, причемместоположениев памятиобозначенопосредствомодногоилинесколькихсвязанныхс командойполей. Сдвигаютданныенавеличинусдвигадляполучениясмещенногозначения, получаютпромежуточныйрезультатс помощьюсмещенногозначения. Выполняютобнаружениезащищенногосохранения, содержащееиспользованиепромежуточногорезультатадлявыявлениятого, обозначаетликомандазащищенныйучастокпамяти, заданныйграницей, указывающейнадиапазонзащищенныхадресов, причемнаоснованиивыявлениятого, чтокомандаобозначаетзащищенныйучастокпамяти, промежуточныйрезультатнезагружаютв заданныйс помощьюкомандырегистр. 3 н. и 17 з.п. ф-лы, 20 ил.

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