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    PERFORMING A CONFIGURATION VIRTUAL TOPOLOGY CHANGE
    2.
    发明申请
    PERFORMING A CONFIGURATION VIRTUAL TOPOLOGY CHANGE 审中-公开
    进行配置虚拟拓扑变化

    公开(公告)号：WO2009087233A1

    公开(公告)日：2009-07-16

    申请号：PCT/EP2009050251

    申请日：2009-01-12

    Applicant: IBM ,  IBM UK ,  GAINEY CHARLES ,  FARRELL MARK ,  KUBALA JEFFREY ,  SCHMIDT DONALD

    Inventor： GAINEY CHARLES ,  FARRELL MARK ,  KUBALA JEFFREY ,  SCHMIDT DONALD

    IPC: G06F9/30 ,  G06F9/50

    CPC classification number: G06F9/44505 ,  G06F9/30003 ,  G06F9/5077 ,  G06F15/76

    Abstract: In a logically partitioned host computer system comprising host processors (host CPUs) partitioned into a pluralityofguest processors (guest CPUs) of a guest configuration, a perform topology function instruction is executed by a guest processor specifying a topology change of the guest configuration. The topology change preferably changes the polarization of guest CPUs, the polarization related to the amount of a host CPU resource is provided to a guest CPU.

    Abstract translation: 在包括分区成访客配置的多个客户处理器（访客CPU）的主处理器（主CPU）的逻辑分区主计算机系统中，访客处理器执行执行拓扑功能指令，该访客处理器指定访客配置的拓扑变化。 拓扑变化优选地改变来宾CPU的极化，与来自主机CPU资源的量相关的极化被提供给来宾CPU。

    COMPUTER CONFIGURATION VIRTUAL TOPOLOGY DISCOVERY
    5.
    发明申请
    COMPUTER CONFIGURATION VIRTUAL TOPOLOGY DISCOVERY 审中-公开
    计算机配置虚拟拓扑发现

    公开(公告)号：WO2009087232A3

    公开(公告)日：2009-11-05

    申请号：PCT/EP2009050250

    申请日：2009-01-12

    Applicant: IBM ,  IBM UK ,  GAINEY JR CHARLES ,  FARRELL MARK ,  KUBALA JEFFREY ,  SCHMIDT DONALD

    Inventor： GAINEY JR CHARLES ,  FARRELL MARK ,  KUBALA JEFFREY ,  SCHMIDT DONALD

    IPC: G06F9/455 ,  G06F9/30

    CPC classification number: H04L41/12 ,  G06F9/30003 ,  G06F9/45545 ,  G06F9/45558 ,  G06F9/5077 ,  G06F2009/45566

    Abstract: In a logically partitioned host computer system comprising host processors (host CPUs), a facility and instruction for discovering topology of one or more guest processors (guest CPUs) of a guest configuration comprises a guest processor of the guest configuration fetching and executing a STORE SYSTEM INFORMATION instruction that obtains topology information of the computer configuration. The topology information comprises nesting information of processors of the configuration and the degree of dedication a host processor provides to a corresponding guest processor. The information is preferably stored in a single table in memory.

    Abstract translation: 在包括主处理器（主机CPU）的逻辑分区的主计算机系统中，用于发现客户配置的一个或多个客户处理器（客户CPU）的拓扑的设施和指令包括访客配置的访客处理器，其提取和执行存储系统 获取计算机配置的拓扑信息的信息指令。 拓扑信息包括配置处理器的嵌套信息和主处理器向对应的客户处理器提供的奉献的程度。 该信息优选地存储在存储器中的单个表中。

    DISTRIBUCIÓN DE MÚLTIPLES SUBPROCESOS EN UNA COMPUTADORA.
    7.
    发明专利
    DISTRIBUCIÓN DE MÚLTIPLES SUBPROCESOS EN UNA COMPUTADORA. 未知

    公开(公告)号：MX383432B

    公开(公告)日：2025-03-14

    申请号：MX2016012528

    申请日：2016-09-26

    Applicant: IBM

    Inventor： BUSABA FADI YUSUF ,  HELLER LISA CRANTON ,  FARRELL MARK

    IPC: G06F9/455 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50

    Abstract: De acuerdo con un aspecto, un sistema de computadora incluye una configuración con una máquina habilitada para operar en un modo de subprocesamiento individual (ST) y un modo de subprocesamiento múltiple (MT). Además, la máquina incluye subprocesos físicos. La máquina se configura para llevar a cabo un método que incluye emitir una instrucción de inicio de ejecución virtual (inicio de VE) para distribuir una entidad invitada que tiene múltiples subprocesos lógicos en el núcleo. La entidad invitada incluye toda o una parte de una máquina virtual (VM) invitada, y la emisión se lleva a cabo por un anfitrión que se ejecuta en uno de los subprocesos físicos en el núcleo en el modo ST. La ejecución de la instrucción de inicio de VE por la máquina incluye mapear cada uno de los subprocesos lógicos a uno correspondiente de los subprocesos físicos, inicializar cada uno de los subprocesos físicos mapeados con un estado del subproceso lógico correspondiente, e iniciar la ejecución de la entidad invitada en el núcleo en el modo MT.

    CONTROLLING EXECUTION OF THREADS IN A MULTI-THREADED PROCESSOR
    9.
    发明专利
    CONTROLLING EXECUTION OF THREADS IN A MULTI-THREADED PROCESSOR 未知

    公开(公告)号：ZA201701306B

    公开(公告)日：2021-08-25

    申请号：ZA201701306

    申请日：2017-02-21

    Applicant: IBM

    Inventor： SLEGEL TIMOTHY ,  ALEXANDER KHARY JASON ,  BUSABA FADI YUSUF ,  FARRELL MARK ,  RELL JR JOHN GILBERT

    Abstract: Execution of threads in a processor core is controlled. The processor core supports simultaneous multi-threading (SMT) such that there can be effectively multiple logical central processing units (CPUs) operating simultaneously on the same physical processor hardware. Each of these logical CPUs is considered a thread. In such a multi-threading environment, it may be desirous for one thread to stop other threads on the processor core from executing. This may be in response to running a critical sequence or other sequence that needs the processor core resources or is manipulating processor core resources in a way that other threads would interfere with its execution.

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