公开(公告)号：KR1020070059861A

公开(公告)日：2007-06-12

申请号：KR1020060050820

申请日：2006-06-07

Applicant: 한국전자통신연구원

Inventor： 홍주연 ,  윤형섭 ,  이경호 ,  강동민 ,  심재엽

IPC: H04B1/16 ,  H04B1/40

CPC classification number: H04B1/40

Abstract: An RF transceiver module and a millimeter-wave FMCW(Frequency Modulated Continuous Wave) radar sensor using the same are provided to eliminate the signal interference between a transmitting unit and a receiving unit, which is generated in the case of directly using a modulation signal from a VCO(Voltage Controller Oscillator) of the transmitting unit, and to improve the performance of signal sensitivity. An RF transceiver module comprises a transmitting unit(117), a parallel frequency mixer(107), and a receiving unit(119). The transmitting unit(117) distributes a modulation signal, created from a VCO(106), through a power distributor(105), amplifies the modulation signal, and radiates the amplified modulation signal through a transmitting antenna(101). The parallel frequency mixer(107) up-converts and down-converts the modulation signal, outputted from the power distributor(105), using a local oscillation signal outputted from a local oscillator(108) and outputs the first signal and the second signal. The receiving unit(119) mixes an external signal, received through a receiving antenna(109), with the first signal through a down-mixer(112), mixes the mixed signal, or the third signal, with the second signal through an IF(Intermediate Frequency) mixer(115), and outputs the mixed signal.

Abstract translation: 提供使用其的RF收发器模块和毫米波FMCW（频率调制连续波）雷达传感器，以消除发送单元和接收单元之间的信号干扰，这是在直接使用来自 VCO（电压控制器振荡器），并提高信号灵敏度。 RF收发器模块包括发送单元（117），并行混频器（107）和接收单元（119）。 发射单元（117）通过功率分配器（105）分配由VCO（106）产生的调制信号，放大调制信号，并通过发射天线（101）辐射放大的调制信号。 并行混频器（107）使用从本地振荡器（108）输出的本地振荡信号对从分配器（105）输出的调制信号进行上变频和下变频，并输出第一信号和第二信号。 接收单元（119）通过下混频器（112）将通过接收天线（109）接收的外部信号与第一信号混合，通过IF将混合信号或第三信号与第二信号混合 （中频）混频器（115），并输出混合信号。

公开(公告)号：KR1020060064980A

公开(公告)日：2006-06-14

申请号：KR1020040103679

申请日：2004-12-09

Applicant: 한국전자통신연구원

Inventor： 홍주연 ,  강동민 ,  심재엽 ,  이진희 ,  윤형섭 ,  이경호

IPC: H03D7/12

Abstract: 본 발명은 주파수 혼합기에 관한 것으로, 보다 상세하게는 소오스 단자가 접지되는 전계효과 트랜지스터와, 상기 전계효과 트랜지스터의 드레인 단자에 연결되어 LO 신호를 제공받아 소정의 LO 주파수 대역의 신호를 상기 전계효과 트랜지스터에 제공하기 위한 LO 정합부와, 상기 전계효과 트랜지스터의 게이트 단자에 연결되어 RF 신호를 제공받아 소정의 RF 대역의 신호를 상기 전계효과 트랜지스터에 제공하기 위한 RF 정합부와, 상기 전계효과 트랜지스터의 게이트 단자에 연결되어 DC 바이어스를 공급하기 위한 게이트 바이어스부와, 상기 전계효과 트랜지스터의 드레인 단자에 연결되어 DC 바이어스를 공급하기 위한 드레인 바이어스부와, 상기 전계효과 트랜지스터의 드레인 단자에 연결되어 상기 LO 신호와 상기 RF 신호가 혼합된 IF 신호를 제공받아 소정의 IF 대역의 신호를 출력단자에 출력하기 위한 IF 정합부를 포함함으로써, 마이크로파 또는 밀리미터파 대역의 혼합기에 용이하게 사용할 수 있고, 혼합기의 LO 삽입 손실을 감소시키며, DC 전력 소모를 감소시킴과 동시에 저주파수 대역의 불요신호의 영향을 차단할 수 있는 효과가 있다.
주파수 혼합기, 전계효과 트랜지스터, 드레인 바이어스부, RF 정합부, LO 정합부, IF 정합부

公开(公告)号：KR1020060061043A

公开(公告)日：2006-06-07

申请号：KR1020040099904

申请日：2004-12-01

Applicant: 한국전자통신연구원

Inventor： 심재엽 ,  강동민 ,  홍주연 ,  이진희 ,  윤형섭 ,  이경호

IPC: H01L21/336

Abstract: 본 발명은 반도체 소자의 티형 게이트 제조방법에 관한 것으로, 보다 상세하게는 기판 상부의 소정 영역이 노출되도록 제1 감광막 패턴을 형성하는 단계와, 노출된 상기 기판의 일부분이 노출되도록 상기 노출된 기판 및 상기 제1 감광막 패턴 상에 제2 감광막 패턴을 형성하는 단계와, 상기 결과물의 전체 상부면에 소정 두께의 금속층을 형성하는 단계와, 상기 제1,2 감광막 패턴 및 상기 제2 감광막 패턴의 상부에 형성된 금속층을 제거하는 단계를 포함함으로써, 종래의 티형 게이트 전극 형성 방법보다 간단한 공정을 통한 공정단가 절감과 공정 시간의 단축으로 생산성을 크게 증대시킬 수 있으며, 종래의 티형 게이트 전극 형성 방법보다 게이트 길이를 작게 할 수 있으므로 고주파 특성을 월등하게 향상시킬 수 있는 효과가 있다.
고전자 이동도 트랜지스터(HEMT), 티형 게이트, 전자빔 리소그라피, 광 리소그라피, 화합물 반도체

公开(公告)号：KR1020030065787A

公开(公告)日：2003-08-09

申请号：KR1020020005783

申请日：2002-02-01

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  윤형섭 ,  이경호 ,  심재엽 ,  김성진

IPC: H01L21/336

Abstract: PURPOSE: A method of forming a T-shaped gate is provided to improve step coverage and to form a fine gate so that the cross section area of the gate can be increased and the resistance of the gate can be reduced. CONSTITUTION: The first and second insulation layer(25,26) having different etch selectivity are sequentially formed on a semiconductor substrate(21). A hole having its upper diameter is larger than its lower diameter is formed by etching the first and second insulation layer. A third insulation layer(29) is formed to bury the hole and then a portion of the semiconductor substrate is exposed. By etch back of the third insulation layer, the third insulation layer remains on the hole. The first and second photoresist layer are sequentially formed on the entire surface. The first and second photoresist layer are patterned to expose the hole though an opening. A metal layer(34a) for gate is deposited and the first and second photoresist layer are removed to form a T-shaped gate.

Abstract translation: 目的：提供一种形成T形栅极的方法，以提高台阶覆盖度并形成精细栅极，从而可以增加栅极的横截面面积，并可以减小栅极电阻。 构成：在半导体衬底（21）上依次形成具有不同蚀刻选择性的第一和第二绝缘层（25,26）。 通过蚀刻第一绝缘层和第二绝缘层形成其上部直径大于其下部直径的孔。 形成第三绝缘层（29）以埋置孔，然后露出半导体衬底的一部分。 通过第三绝缘层的回蚀刻，第三绝缘层保留在孔上。 第一和第二光致抗蚀剂层顺序地形成在整个表面上。 图案化第一和第二光致抗蚀剂层，以通过开口露出孔。 沉积用于栅极的金属层（34a），并且去除第一和第二光致抗蚀剂层以形成T形门。

公开(公告)号：KR100383663B1

公开(公告)日：2003-05-16

申请号：KR1020000078265

申请日：2000-12-19

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  이경호

IPC: H01L29/80

Abstract: PURPOSE: A method for fabricating a self-aligned compound semiconductor device having a stepped recess gate structure is provided to increase a breakdown voltage by using the stepped recess gate structure, and to self-align a source/drain ohmic electrode by using a T-typed gate electrode with an insulation layer spacer. CONSTITUTION: The first recess groove is formed on a substrate of a high electron mobility transistor(HEMT) in which the first ohmic layer(23), the first etch stop layer(22), the second ohmic layer(21), the second etch stop layer(20), the third ohmic layer(19) and the third etch stop layer(18) are sequentially stacked. The second recess groove narrower than the first recess groove is formed. An insulation layer pattern of a T type is formed. The third ohmic layer is selectively etched to form a void under the insulation layer pattern of the T type. A nitride layer spacer(30) is formed on the nitride layer pattern of the T type and the sidewall of the void. After the third etch stop layer is recessed, a gate metal is deposited to define a head portion of the gate electrode(34). The gate electrode is formed by using a lift-off process regarding the gate metal. A nitride layer spacer(35) is formed on the exposed portion of the side surface of the gate electrode. The source/drain ohmic electrode(36) is formed by a self-aligned method using the gate electrode as a mask.

Abstract translation: 目的：提供一种用于制造具有台阶式凹陷栅极结构的自对准化合物半导体器件的方法，以通过使用阶梯式凹陷栅极结构来增加击穿电压，并且通过使用T型阱来自对准源极/漏极欧姆电极， 型栅电极与绝缘层间隔物。 构成：第一凹槽形成在高电子迁移率晶体管（HEMT）的衬底上，其中第一欧姆层（23），第一蚀刻停止层（22），第二欧姆层（21），第二蚀刻 停止层（20），第三欧姆层（19）和第三蚀刻停止层（18）顺序地堆叠。 形成比第一凹槽窄的第二凹槽。 形成T型的绝缘层图案。 第三欧姆层被选择性地蚀刻以在T型的绝缘层图案下方形成空隙。 氮化物层间隔物（30）形成在T型的氮化物层图案和空隙的侧壁上。 在第三蚀刻停止层凹陷之后，沉积栅极金属以限定栅电极（34）的头部。 栅电极通过使用关于栅极金属的剥离工艺来形成。 氮化物层间隔物（35）形成在栅电极的侧表面的暴露部分上。 源极/漏极欧姆电极（36）通过使用栅电极作为掩模的自对准方法形成。

公开(公告)号：KR100324208B1

公开(公告)日：2002-02-16

申请号：KR1019990062468

申请日：1999-12-27

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  최상수 ,  이경호

IPC: H01L29/778

Abstract: 본발명은, Al 조성비가다른경사형 AlGaAs 쇼트키층및 n+GaAs/ n+AlGaAs/ n-GaAs로이루어지는 3층오믹층을갖는화합물반도체기판을사용하며, 내열성금속박막과절연막의 2단계건식식각및 양각의기울기를갖는절연막측벽(sidewall)을형성하여미세한비대칭형 T형게이트전극을제조하는방법을제공한다. 또한, 본발명은이러한게이트전극을사용하여화합물반도체소자의소스및 드레인오믹전극을비대칭형으로자기정렬시킨화합물반도체소자를제조하는방법을개시한다. 이러한본 발명을통하여, 즉내열성금속박막과절연막의 2단계건식식각및 양각의기울기를갖는절연막측벽을형성함으로써, 종횡비(high aspect ratio)가큰 T자형게이트전극을안정되게형성할수 있으며, 이러한비대칭형 T형게이트를사용하여소스와드레인오믹전극을자기정렬함으로써신뢰성이높은고전압저잡음화합물반도체소자를제조할수 있게된다.

公开(公告)号：KR1020010063345A

公开(公告)日：2001-07-09

申请号：KR1019990060406

申请日：1999-12-22

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  최상수 ,  윤형섭 ,  이경호

IPC: H01L29/772

Abstract: PURPOSE: A method for manufacturing a fine T-typed(gamma-typed) gate is provided to reduce manufacturing cost by using a photolithography process to form the gate, and to guarantee repeatability by easily controlling a size and shape of a head and a leg of the fine gate. CONSTITUTION: The first sacrificial insulation layer is formed on a substrate having a predetermined lower layer. The first photoresist layer is applied on the first sacrificial insulation layer. A mask process is performed by using the first photo mask to form the first photoresist layer pattern exposing the first region including a gate leg region. The exposed first sacrificial insulation layer is selectively etched by using the first photoresist layer pattern as an etching mask. The second sacrificial insulation layer having etching selectivity with the first sacrificial insulation layer is formed along the entire structure in which the first photoresist pattern is eliminated. The second photoresist layer is applied. A mask process is performed in a state that the first photomask is shifted by a predetermined line width, to form the second photoresist layer pattern exposing the second region including a portion of the first region. The exposed sacrificial insulation layer is selectively etched to define the gate leg region and a gate head region by using the second photoresist layer pattern as an etching mask. A metal layer for a gate is formed on the resultant structure. The second photoresist layer pattern is lifted off to form a gamma-typed gate.

Abstract translation: 目的：提供一种用于制造精细T型（γ型）门的方法，通过使用光刻工艺形成栅极以降低制造成本，并且通过容易地控制头部和腿部的尺寸和形状来保证重复性 的细门。 构成：第一牺牲绝缘层形成在具有预定下层的基板上。 将第一光致抗蚀剂层施加在第一牺牲绝缘层上。 通过使用第一光掩模来进行掩模处理，以形成暴露包括栅极支脚区域的第一区域的第一光致抗蚀剂层图案。 通过使用第一光致抗蚀剂层图案作为蚀刻掩模来选择性地蚀刻暴露的第一牺牲绝缘层。 沿着除去第一光致抗蚀剂图案的整个结构形成具有与第一牺牲绝缘层的蚀刻选择性的第二牺牲绝缘层。 施加第二光致抗蚀剂层。 在第一光掩模偏移预定线宽的状态下进行掩模处理，以形成第二光致抗蚀剂层图案，曝光包括第一区域的一部分的第二区域。 通过使用第二光致抗蚀剂层图案作为蚀刻掩模，选择性地蚀刻暴露的牺牲绝缘层以限定栅极支脚区域和栅极头部区域。 在所得结构上形成用于栅极的金属层。 第二光致抗蚀剂图案被提起以形成伽马型门。

公开(公告)号：KR100281636B1

公开(公告)日：2001-06-01

申请号：KR1019970070307

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  박철순 ,  편광의

IPC: H01L21/306

Abstract: 본 발명은 균일하고 제어성이 좋은 뒷면 via- hole 을 제조하는 제조 방법을 제공하기 위한 것이다. 본 발명은, 소자 및 회로 기판(1)에는 활성층(2)와 전면 금속층(3)으로 주로 구성되어 있고, 표면에 보호막을 입혀, 고온 왁스(4)로 투명 지지 기판(5)에 접착 하고 , 비아-홀 영역(10a)과 창 영역(10b)이 있는 마스크(10)를 사용하여, 감광막(8)의 표면에 패턴을 형성하고, Ni금속을 증착한 후 리프트 오프 공정으로 Ni 보조 마스크(9)를 형성하고, 모니터용 창(11)을 만든다. 그 위에 다시 감광막을 입히고, 비아-홀 용 마스크(10)을 사용하여 비아홀 식각용 패턴(12)과, 식각 모니터용 창(11a)을 형성 하고, 비아홀용 감광막 마스크(12)와 Ni금속 마스크(9)를 사용하여 식각함으로써, 식각된 비아-홀부분(13)과 식각된 비아-홀 창(14), (14a), (14b)을 형성한다. 그리고, 식각 마스크인 감광막 및 Ni 금속 마스크를 제거하고, 베이스 금속(15)를 증착하여 전기 도금 방법으로 금(15), (15a)를 도금하며, 이후, 투명 지지대(5)를 탈착하고 세척을 하여 완료한다. 따라서, 본 발명에 의하면, 창을 사용하여 비아-홀의 식각 완료점을 정확하게 찾아내고 2회의 리소그라피 공정을 사용하여 뒷면 비아-홀의 마스크를 안정함으로서, 웨이퍼 내에서 균일하고 재현성 있는 뒷면 비아-홀을 얻을 수 있게 된다.

公开(公告)号：KR100276077B1

公开(公告)日：2001-01-15

申请号：KR1019980016753

申请日：1998-05-11

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  맹성재 ,  박철순 ,  편광의

IPC: H01L29/12

Abstract: PURPOSE: A method for forming a fine T-shaped gate electrode is provided to reduce leakage current of a gate by forming a fine gate having a long leg. CONSTITUTION: An ohmic metallic layer(4) is formed by growing an active layer(2) and a cap layer(3) on a substrate(1). The first insulating layer(5) is formed thereon. The first resist and the second resist are applied on the first insulating layer(5). A head pattern and a leg pattern of a T-shaped gate are by exposing and developing the first resist and the second resist. A length of the gate is controlled by forming the second insulating layer on the gate pattern. A part of the first insulating layer(5) located on the gate leg pattern is etched by using an amorphous etch method. A multi-gate recess process is performed. A gate metal(12) is deposited by using an electron beam. A T-shaped gate(12) is formed by performing a lift-off process.

Abstract translation: 目的：提供一种用于形成精细T形栅电极的方法，以通过形成具有长支脚的细门来减小栅极的漏电流。 构成：通过在衬底（1）上生长活性层（2）和覆盖层（3）来形成欧姆金属层（4）。 第一绝缘层（5）形成在其上。 将第一抗蚀剂和第二抗蚀剂施加在第一绝缘层（5）上。 通过使第一抗蚀剂和第二抗蚀剂曝光和显影，T形门的头部图案和腿部图案。 通过在栅极图案上形成第二绝缘层来控制栅极的长度。 通过使用非晶蚀刻方法蚀刻位于栅极腿图案上的第一绝缘层（5）的一部分。 执行多栅极凹槽工艺。 通过使用电子束沉积栅极金属（12）。 通过执行剥离过程形成T形门（12）。

公开(公告)号：KR100274153B1

公开(公告)日：2000-12-15

申请号：KR1019970071617

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 박병선 ,  윤형섭 ,  이진희 ,  박철순 ,  편광의

IPC: H01L21/328

Abstract: PURPOSE: A manufacturing method of microscopic T-type gate with supporter is provided to make a T-type gate metal easily for improving a transistor characteristic. CONSTITUTION: The first metal layer(3) is vaporized and patterned on a substrate(1) with a channel layer. An ohmic layer(2) is evaporated and patterned as a T-type for building a T-type gate. After being doped and etched a PMMA(Poly-Methyl MethAcrylate) resist and an MMA-MMA(Methyl MethAcrylate-Methyl MethAcrylate) resist respectively, the leg and the head of a T-type gate is formed, and a T-type gate pattern is built. The part of exposed substrate(1) is recessed, and an insulating layer(6) is attached on the sidewall of the resist layers and flattened layer with the same thickness of the resist layers using plasma CVD(Chemical Vapor Deposition) method. Using dry etching method, the insulating layer(6) is etched selectively for building a supporter. After recessing the exposed substrate(1), a gate metal is doped and the resist layers are removed by soaking in acetone or in solvent. Then, the T-type gate metal(7) is produced.

Abstract translation: 目的：提供具有支撑体的微观T型栅极的制造方法，以便容易地制造T型栅极金属以改善晶体管特性。 构成：第一金属层（3）被蒸发并在具有通道层的基板（1）上图案化。 欧姆层（2）被蒸发并图案化为用于构建T型浇口的T型。 在分别掺杂并蚀刻了PMMA（聚甲基丙烯酸甲酯）抗蚀剂和MMA-MMA（甲基丙烯酸甲酯 - 甲基丙烯酸甲酯）抗蚀剂后，形成T型栅极的支脚和头部，并且形成T型栅极图案 建成 暴露的基板（1）的一部分凹陷，并且使用等离子体CVD（化学气相沉积）方法，在抗蚀剂层的侧壁和具有相同厚度的抗蚀剂层的平坦层上附着绝缘层（6）。 使用干蚀刻方法，绝缘层（6）被选择性地蚀刻以构建支撑体。 在暴露的衬底（1）凹陷之后，掺杂栅极金属，并通过浸入丙酮或溶剂中去除抗蚀剂层。 然后，制造T型栅极金属（7）。