公开(公告)号：FR3000841A1

公开(公告)日：2014-07-11

申请号：FR1350161

申请日：2013-01-09

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： DI-GIACOMO ANTONIO

IPC: H01L23/10

Abstract: Le circuit intégré comprend au dessus d'un substrat une partie (RITX) comportant plusieurs niveaux de métallisation séparés par une région isolante. Il comprend en outre au sein de ladite partie, un logement (LGT) dont les parois comportent des portions métalliques réalisées au sein de différents niveaux de métallisation, un dispositif métallique logé dans le logement, au moins une ouverture (OUV) ménagée dans au moins une paroi (PLG) du logement, un moyen (PLQ) externe audit logement configuré pour former un obstacle à une diffusion de fluide hors du logement au travers de ladite au moins une ouverture, et au moins une métallisation (3) traversant ledit moyen externe (PLQ) et pénétrant dans le logement à travers ladite ouverture (OUV) à distance des bords de l'ouverture et venant contacter au moins un élément du dispositif métallique (DIS).

公开(公告)号：FR3000839A1

公开(公告)日：2014-07-11

申请号：FR1350134

申请日：2013-01-08

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BOIVIN PHILIPPE

IPC: H01L21/335 ,  H01L29/772

Abstract: La présente invention concerne un procédé de fabrication d'un transistor MOS vertical, comprenant les étapes consistant à : former, au-dessus d'une surface de semi-conducteur (1), une couche conductrice (4) dans au moins une couche diélectrique (3) ; graver un trou (5) à travers au moins la couche conductrice, le trou exposant un bord latéral intérieur (4") de la couche conductrice et une portion (1') de la surface de semi-conducteur ; former un oxyde de grille (6) sur le bord latéral intérieur (4") de la couche conductrice et un oxyde de fond (7) sur la portion (1') de la surface de semi-conducteur ; former une paroi latérale de protection contre la gravure (9) sur le bord latéral du trou (5), la paroi latérale recouvrant l'oxyde de grille (6) et une région extérieure (7') de l'oxyde de fond (7), laissant une région intérieure (7") de l'oxyde de fond exposée ; graver la région intérieure exposée (7") de l'oxyde de fond jusqu'à atteindre la surface de semi-conducteur ; et déposer (S6) un matériau semi-conducteur (10) dans le trou.

公开(公告)号：FR3000838A1

公开(公告)日：2014-07-11

申请号：FR1350097

申请日：2013-01-07

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  DALLE-HOUILLIEZ HELENE

IPC: H01L21/3205 ,  H01L21/3215 ,  H01L21/8242

Abstract: L'invention concerne un procédé de fabrication dans un substrat semi-conducteur (WF, PW) de transistors à grille verticale (ST31, ST32), comprenant les étapes d'implantation dans la profondeur du substrat d'une couche d'isolation dopée (NISO), pour former une région de source des transistors, réaliser dans le substrat des premières tranchées d'isolation (STI) parallèles, et des secondes tranchées (11) perpendiculaires aux premières tranchées, atteignant la couche d'isolation et isolées du substrat par une première couche d'isolation (18), déposer une première couche conductrice (19) sur la surface du substrat et dans les secondes tranchées, graver la première couche conductrice pour former des grilles verticales (SGC) de transistors dans les secondes tranchées, et des plages de connexion (23) de grille verticale entre l'extrémité des secondes tranchées et un bord du substrat, en conservant une zone de continuité (25) dans la première couche conductrice entre chaque plage de connexion et une seconde tranchée, et implanter des régions dopées (n2) de chaque côté des secondes tranchées, pour former des régions de drain des transistors.

公开(公告)号：FR2996680A1

公开(公告)日：2014-04-11

申请号：FR1259659

申请日：2012-10-10

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  GOASDUFF YOANN

IPC: H01L21/8239

Abstract: L'invention concerne un procédé de fabrication sur un substrat semi-conducteur (WF, PW) d'une mémoire non volatile (MEM1), comprenant les étapes d'implantation dans la profondeur du substrat d'une première région dopée (NISO) formant une région de source de transistors de sélection (ST31, ST32), formation dans le substrat (PW), d'une grille enterrée (SGC) comprenant des parties profondes (G1) s'étendant entre une face supérieure du substrat et la première région dopée, implantation entre deux parties profondes adjacentes de la grille enterrée, d'une seconde région dopée (n4) formant une région de drain commune de transistors de sélection communs d'une paire de cellules mémoire, les transistors de sélection de la paire de cellules mémoire présentant ainsi des régions de canal s'étendant entre la première région dopée et la seconde région dopée, le long de faces en regard des deux parties profondes adjacentes de grille enterrée, et implantation le long de bords supérieurs opposés de la grille enterrée, de troisièmes régions dopées formant des régions de source de transistors à accumulation de charge.

公开(公告)号：FR2981190B1

公开(公告)日：2014-03-21

申请号：FR1159025

申请日：2011-10-06

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  FORNARA PASCAL

IPC: G11C27/02 ,  H01L27/02

公开(公告)号：FR2978867B1

公开(公告)日：2014-03-21

申请号：FR1157056

申请日：2011-08-01

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FORNARA PASCAL ,  REGNIER ARNAUD

IPC: H01L21/62 ,  H01L29/66

公开(公告)号：FR2993983A1

公开(公告)日：2014-01-31

申请号：FR1257356

申请日：2012-07-30

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FORNARA PASCAL ,  RIVERO CHRISTIAN

IPC: G01L1/00 ,  H01L27/00

Abstract: L'invention concerne un procédé de contrôle d'un circuit intégré, le procédé comprenant des étapes consistant à : former dans un circuit intégré (IC) un circuit de mesure (STSS, STS1, STS2, STS3) sensible aux contraintes mécaniques, fournir par le circuit de mesure un signal de mesure (SM, SV) représentatif de contraintes mécaniques exercées sur le circuit de mesure, le circuit de mesure étant formé en une position du circuit intégré telle que le signal de mesure soit également représentatif de contraintes mécaniques exercées sur un circuit fonctionnel (FCT) du circuit intégré, déterminer à partir du signal de mesure la valeur d'un paramètre (CV) du circuit fonctionnel, pour diminuer un impact de la variation de contraintes mécaniques sur le fonctionnement du circuit fonctionnel, et fournir la valeur du paramètre au circuit fonctionnel.

公开(公告)号：FR2993730A1

公开(公告)日：2014-01-24

申请号：FR1257123

申请日：2012-07-23

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TRAMONI ALEXANDRE

IPC: H04B1/18 ,  G01R27/00 ,  G06K7/10 ,  G06K19/07 ,  H03H7/38

Abstract: Le composant NFC comporte une première interface (TX1, TX2) utilisable en mode lecteur et destinée à être connectée à une antenne (ANT2) via un circuit externe d'adaptation d'impédance (C1-C3 ), une deuxième interface (RX1, RX2) utilisable en mode carte et en mode lecteur et destinée à être connectée à l'antenne et à la première interface via le circuit externe d'adaptation d'impédance. Il comprend en outre un module interne (MTD) comportant au moins des premiers moyens de détection configurés pour délivrer un premier signal de détection représentatif de la qualité de l'adaptation de l'antenne en phase lorsque le circuit externe d'adaptation d'impédance et l'antenne sont effectivement connectés entre la première interface et la deuxième interface, le module interne étant en outre configuré pour délivrer un signal de contrôle (SCTRL) à partir au moins du premier signal de détection.

公开(公告)号：FR2984013B1

公开(公告)日：2014-01-10

申请号：FR1161410

申请日：2011-12-09

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： DI-GIACOMO ANTONIO ,  RIVERO CHRISTIAN ,  FORNARA PASCAL

IPC: H01L37/00

公开(公告)号：FR2984009B1

公开(公告)日：2014-01-03

申请号：FR1161407

申请日：2011-12-09

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FORNARA PASCAL ,  RIVERO CHRISTIAN ,  DI-GIACOMO ANTONIO

IPC: H01L27/00 ,  H01H1/00 ,  H01L23/34 ,  H01L37/00 ,  H03K17/94