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151.发明公开
公开(公告)号：KR1019980044601A
公开(公告)日：1998-09-05
申请号：KR1019960062703
申请日：1996-12-07
Applicant: 한국전자통신연구원
IPC: H04L12/851 , H04L12/823
Abstract: 본 발명은 플릿(flit) 단위 cut-through 방식의 경로제어를 수행하는 크로스바 상호연결망에 적합한 크로스바 라우팅 스위치를 구성하는 중재 요청 제어 장치 그 제어방법에 관한 것으로서, 본 발명의 중재 요청 장치가 적용되는 크로스바 라우팅 스위치는 독자적인 패킷 형태와 경로 제어 방법을 가지고 있으며 망 제어 기능 등 여러가지 독자적인 기능을 제공한다. 본 발명은 상기 크로스바 라우팅 스위치의 기능중 데이터 패킷의 태그 플릿을 해석하여 일반 패킷 전송, 긴급 패킷 전송, 그리고 브로드캐스트 전송을 구분하여 해당 전송의 중재를 요청하는 기능과, 망 제어 패킷의 경우 해당 포트를 분리 또는 결합시키는 기능, 그리고 정의된 형태의 태그가 아니거나 잘못된 목적지 주소로 데이터 전송을 요구하는 경우 패킷을 자동적으로 제거하는 패킷 제거 신호 구동기능을 수행하는 중재 요청 장치의 중재요청 제어방법을 제공하는 것이다. 또한 본 발명은 기존의 단순한 목적지 주소 해석 기능외에 상기 부가적인 기능들을 제공함으로써, 고기능의 크로스바 라우팅 스위치를 구현할 수 있다.
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公开(公告)号：KR100146560B1
公开(公告)日：1998-08-17
申请号：KR1019950030293
申请日：1995-09-15
Applicant: 한국전자통신연구원
IPC: H04L12/40
Abstract: 본 발명은 공유버스의 분산중재를 위한 부호화 자기중재방법에 관한 것으로서, 종래기술에서 타임아웃 기법을 이용한 버스 중재방법은 모든 버스 요청기에서 연속적으로 버스를 요구하는 경우 또는 버스 요구가 매우 빈번하게 발생하는 경우에, 각 버스 요청기의 요구 대기 시간에 상관없이 버스 요청기의 번호가 높은 버스 요청기의 요구는 거의 타임아웃 간격으로 버스를 사용하는 현상이 발생하고, 버스 요청기의 번호가 낮은 버스 요청기의 요구는 거의 기다림이 없는 상태에서 버스의 사용권을 얻는 왜곡현상이 발생할 수 있는 문제점이 있었다.
본 발명에서는 이런 문제점을 해결하기 위해 공유버스에 대해 단 하나만의 버스 요구가 있을 경우 해당 버스 요청기는 즉시 버스의 사용권을 얻도록 하고, 두 개 이상의 버스 요구가 있을 경우 가장 긴 대기시간을 갖는 버스 요청기가 중재에서 승자가 되어 버스 사용권을 얻도록 하며, 또한 두 개 이상의 버스 요청기에서 동일한 대기 시간을 갖고 그 대기시간이 가장 긴 경우에는 버스 요청기의 번호가 낮은 요구부터 버스 사용권을 얻도록 함으로써 부호화 자기 중재에서의 기아현상을 제거하고 높은 공정성을 제공할 수가 있는 것이다.-
公开(公告)号：KR1019980037621A
公开(公告)日：1998-08-05
申请号：KR1019960056399
申请日：1996-11-22
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: 본 발명은 메시지 전달 컴퓨터 시스템 및 패킷 상호 연결망에 관한 것으로, 송신 메시지에 대한 전송 응답의 처리를 효과적으로 수행하기 위해 메시지 송신 인터페이스에 전송 응답 처리 제어기를 형성하여 별도의 프로세서를 사용하지 않고 하드웨어적으로 직접 제어함으로써 전송 응답의 처리를 신속하게 수행할 수 있는 전송 처리 응답 처리 제어기 및 그 제어 방법이 제시된다.
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154.发明授权
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155.发明授权
公开(公告)号：KR1019970002413B1
公开(公告)日：1997-03-05
申请号：KR1019940007771
申请日：1994-04-13
Applicant: 한국전자통신연구원
IPC: G06F13/38
Abstract: The trace memory module in the bus information processing unit has an address path interface logic(3) for receiving an address signal from a function controller module(5), a CPU module(6) and a responder module(7) for the address path, multiplexing the address signal according to a control status signal and outputting the multiplexed signal to a trace memory core(2), a select control path interface logic(4) for receiving a select control signal from the CPU module(6) and the responder module(7) for the retrieval memory select control path, multiplexing the select control signal according to the control status signal and outputting the multiplexed signal to the trace memory core(2), and the trace memory core(2) for receiving the address signal and select control signal from the interface logics(3)(4), the system bus data signal and external data signal from a bus interface module(8), and the time sequence and control status signal from the function controller module(5) and driving the data and control signal of the retrieval memory blocks 9a,..., 9n.
Abstract translation: 总线信息处理单元中的跟踪存储器模块具有用于从功能控制器模块（5）接收地址信号的地址路径接口逻辑（3），用于地址路径的CPU模块（6）和应答器模块（7） 根据控制状态信号复用地址信号，并将多路复用的信号输出到跟踪存储器核心（2）;选择控制路径接口逻辑（4），用于从CPU模块（6）和应答器（6）接收选择控制信号 用于检索存储器选择控制路径的模块（7），根据控制状态信号对选择控制信号进行多路复用，并将复用的信号输出到跟踪存储器核心（2），以及跟踪存储器核心（2），用于接收地址信号 并从接口逻辑（3）（4）中选择控制信号，从总线接口模块（8）选择系统总线数据信号和外部数据信号，以及功能控制器模块（5）的时序和控制状态信号， 驾驶d ata和检索存储块9a，...，9n的控制信号。
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Patent Agency Ranking156.发明授权안정적인 버스 중재정보 구동을 위한 상태 할당방법(State assignment for stable drive of bus arbirtation information) 失效稳定总线仲裁信息的状态分配方法（稳定总线仲裁信息的状态分配）
公开(公告)号：KR1019970002399B1
公开(公告)日：1997-03-05
申请号：KR1019940012743
申请日：1994-06-07
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: The processor interface circuit(2) offers the interface between processor(1) and multiprocessor interrupt demander(3). The interrupt bus interface(4) offers the interface between interrupt bus(5) and a multiprocessor interrupt demander(3), and it arbitrates the right of use for interrupt bus(5) by using the arbitration to receive from the multiprocessor interrupt demander(3).
Abstract translation: 处理器接口电路（2）提供处理器（1）和多处理器中断请求器（3）之间的接口。 中断总线接口（4）提供了中断总线（5）和多处理器中断请求器（3）之间的接口，并且通过使用仲裁从多处理器中断请求器接收来仲裁中断总线（5）的使用权（ 3）。
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公开(公告)号：KR1019970001622B1
公开(公告)日：1997-02-11
申请号：KR1019930029348
申请日：1993-12-23
Applicant: 한국전자통신연구원
IPC: H04L12/40
Abstract: The data transmission between each processor, or processor and memory is performed through a system bus(3) in multiple processor systems having a number of processor boards(1,1a-n) and memory boards(2,2a-n). Each board has independent data request signal. A memory state line(16) is connected through a number of signal lines(15,15a-n) to the memory boards. Each processor board determines the time of data request with reference of the signal line so that the number of retry for data request can be reduced.
Abstract translation: 每个处理器或处理器和存储器之间的数据传输通过具有多个处理器板（1,1a-n）和存储器板（2,2a-n）的多个处理器系统中的系统总线（3）来执行。 每个电路板都有独立的数据请求信号。 存储器状态线（16）通过多个信号线（15,15a-n）连接到存储器板。 每个处理器板根据信号线确定数据请求的时间，从而可以减少数据请求的重试次数。
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公开(公告)号：KR1019960011701A
公开(公告)日：1996-04-20
申请号：KR1019940024346
申请日：1994-09-27
Applicant: 한국전자통신연구원
IPC: G06F12/00
Abstract: 본 발명은 프로세서, 연결망, 기억장치로 구성되는 시스템에 오류검출 또는 검출 및 교정기능을 지원하는 경우에 있어서 기억장치의 오류검출 또는 교정동작과 연결망의 동작을 최대한 중첩시킬 수 있도록 하는 기억장치에 관한 것으로, 기억장치로 부터 읽혀진 데이타가 오류가 없다는 것이 확인되기 이전에 출력 인터페이스를 동작시키고 연결망의 동작을 시작시켜 데이타를 프로세서로 전송하기 직전 까지 진행하도록 한다.
이로써, 읽기에 기억장치 접근 시간이 길어지는 부작용을 없애고 오류 취급 기능이 부가되지 않은 것과 유사하게 기억장치 접근시간을 최소화하여 시스템의 성능을 향상시켜 준다.-
公开(公告)号：KR1019960011687A
公开(公告)日：1996-04-20
申请号：KR1019940024347
申请日：1994-09-27
Applicant: 한국전자통신연구원
IPC: G06F13/36
Abstract: 본 발명은 프로세서(4
a …4
n ), 연결망(5), 그리고 연결망의 응답기(6
a …
m )로 구성되는 시스템에서 연결망이 파이프라인 방식을 지원하는 경우에 있어서 연결망 응답기에 대한 접근과 연결망의 동작을 최대한 중첩시킬 수 있도록 하는 응답기의 구조에 관한 것으로, 오류 판단기(9)가 동작하는 동안에도 그 다음 요구를 상기 입력 인터페이스(8)가 처리하고, 출력 인터페이스(11)가 동작하는 동안 내부동작제어기(10)가 그 다음 요구에 대한 서비스를 수행하고, 오류 판단기(9)가 그 다음 다음요구에 대한 판단을 수행함으로써, 기억장치 등과 같은 응답기의 접근시간이 길어 지는 부작용을 없애고 프로세서와 독립적인 연결망을 가진 것과 같이 접근시간을 최소화하여 시스템의 성능이 향상된다.
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