公开(公告)号：CN105914251A

公开(公告)日：2016-08-31

申请号：CN201610086842.2

申请日：2016-02-16

Applicant: 株式会社理光

Inventor： 上田佳德 ,  米田和洋 ,  爱须克彦 ,  中谷宁一 ,  根来宝明 ,  樱野胜之 ,  渡边博文

IPC: H01L31/10 ,  H01L31/0352

CPC classification number: H01L27/14683 ,  H01L27/1463 ,  H01L27/14681 ,  H01L31/10 ,  H01L31/035272

Abstract: 本发明提供一种半导体装置、成像设备及制造半导体装置的方法，该半导体装置包括：半导体层，从半导体层的表面嵌入到半导体层的内部并且由绝缘层绝缘的电极，以及一结构，在该结构中，第一导电型的第一半导体区域，第二导电型的第二半导体区域，以及第一导电型的第三半导体以前述顺序从所述半导体层的表面经由所述绝缘层沿着所述电极形成。电极被布置在一位置处，在该位置，在第一半导体区域和第二半导体区域的分界面和第二半导体区域和第三半导体区域的分界面中的至少一个中没有反型层由提供给电极的电压形成。

公开(公告)号：CN104716150A

公开(公告)日：2015-06-17

申请号：CN201410730271.2

申请日：2014-12-04

Applicant: 株式会社理光

Inventor： 樱野胜之 ,  根来宝昭 ,  爱须克彦 ,  米田和洋 ,  中谷宁一 ,  渡边博文

IPC: H01L27/146 ,  H01L21/8238

CPC classification number: H01L31/1136 ,  H01L27/14614 ,  H01L27/14623 ,  H01L27/1463 ,  H01L27/14638 ,  H01L27/14643 ,  H01L27/14689

Abstract: 本发明涉及半导体装置制造方法以及半导体装置，其目的在于减小从分离像素的深沟道中拉出形成的门极所造成的高低不平。本发明的半导体装置制造方法包含以下工序：沟道形成工序，在排列多个光电转换元件的半导体电路板上位于相邻光电转换元件之间的位置上，沿着与该半导体电路板垂直的方向，形成沟道；第一导电体材料层形成工序，在沟道内壁上形成氧化膜后，将第一导电体材料填入该沟道，形成贯穿该沟道和该沟道上部的第一导电体材料层；第一导电体形成工序，去除第一导电体材料层中除被填入沟道的第一导电体部分以外的第一导电体材料层部分，形成第一导电体；以及，上部门极形成工序，在第一导电体上部，通过与该第一导电体导通，形成上部门极。