-
11.发明公开고 대역폭 메모리 및 저 대역폭 메모리에 연결되는 응용 프로세서를 포함하는 반도체 장치 및 그것의 채널 인터리빙 방법 审中-实审包括应用处理器的半导体器件，与高带宽存储器和低带宽存储器连接，以及用于其通道交换的方法
公开(公告)号：KR1020150031400A
公开(公告)日：2015-03-24
申请号：KR1020140115316
申请日：2014-09-01
Applicant: 삼성전자주식회사
CPC classification number: G06F12/0607 , Y02D10/13
Abstract: 본 발명의 실시 예에 따른 시스템 온 칩은 복수의 채널을 통해 데이터를 전송하는 고 대역폭 메모리; 및 상기 고 대역폭 메모리의 대역폭보다 작은 대역폭을 갖고, 하나 또는 그 이상의 채널을 통해 데이터를 전송하는 저 대역폭 메모리; 및 상기 고 대역폭 메모리와 상기 저 대역폭 메모리 사이의 채널 인터리빙 동작(channel interleaving operation)을 제어하는 응용 프로세서(AP)를 포함하되, 상기 응용 프로세서는 채널 인터리빙 동작을 통해 상기 저 대역폭 메모리의 일부 저장 공간을 고 대역폭 영역(high bandwidth region)으로 사용한다. 상기 고 대역폭 메모리는 WideIO 메모리이고, 상기 저 대역폭 메모리는 LPDDRx 메모리이다.
Abstract translation: 根据本发明的实施例的片上系统，其可以通过在不同种类的存储器之间执行信道交织操作来保持高数据传输速度和扩大存储器大小，包括：高带宽存储器，经由多个 渠道; 低带宽存储器，具有比高带宽存储器更低的带宽并经由一个或多个信道发送数据; 以及控制高带宽存储器和低带宽存储器之间的信道交织操作的应用处理器（AP），其中应用处理器经由信道交织操作使用低带宽存储器的部分存储空间作为高带宽区域 。 高带宽存储器是WideIO存储器，低带宽存储器是LPDDRx存储器。
-
公开(公告)号：KR1020150020477A
公开(公告)日：2015-02-26
申请号：KR1020130097278
申请日：2013-08-16
Applicant: 삼성전자주식회사
IPC: G11C8/12 , G11C7/12 , G11C11/4091
CPC classification number: G11C8/08 , G11C7/1042 , G11C7/12 , G11C8/10
Abstract: 메모리 장치, 이를 포함하는 메모리 시스템 및 그 동작 방법이 제공된다. 상기 메모리 장치는 제1 및 제2 서브뱅크를 포함하는 적어도 하나의 메모리 뱅크, ACT 커맨드에 응답하여, 상기 제1 및 제2 서브뱅크 중 선택된 하나의 서브뱅크의 로우를 활성화하는 로우 디코더, 및 PRE 커맨드에 응답하여, 상기 제1 및 제2 서브뱅크에 대하여 각각 프리차지를 수행하는 제1 및 제2 센스 앰프를 포함하되, 상기 제1 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 수행한다.
Abstract translation: 提供了能够支持子存储体级的并行操作的存储器件，包括该存储器件的存储器系统及其操作方法。 所述存储装置包括至少一个包括第一子库和第二子库的存储体，行解码器，其响应于ACT命令来激活从所述第一子库和所述第二子库中选择的一个子库的行，以及第一和 响应于PRE命令对第一和第二子存储体进行预充电的第二读出放大器。 第二读出放大器响应于ACT命令来预充电第二子存储体以激活第一子存储体的行。
-
公开(公告)号：KR1020140018813A
公开(公告)日：2014-02-13
申请号：KR1020130092239
申请日：2013-08-02
Applicant: 삼성전자주식회사
IPC: G06F12/02
CPC classification number: G06F12/02 , G06F12/023 , G06F12/0864 , G06F12/0897 , G06F2212/205 , G06F2212/304 , G11C7/1072 , G11C11/408
Abstract: A dynamic memory reallocation management method receives an input address including a block bit part, a tag part, and an index part and comprises a step of transmitting the index part to a tag memory array; a step of receiving a tag group transmitted from the tag memory array based on the index part; a step of changing the block bit part and the tag part based on the result of the analysis by analyzing the tag group based on the block bit part and the tag part; and a step of outputting an output address including the index part, the changed tag part, and the changed block bit part. [Reference numerals] (S10) Receive an input address; (S30, S50) Transmit a tag group; (S40) R=1 and TAG=in_tag exist?; (S42, S62) Input address bypass; (S44, S64) Address conversion
Abstract translation: 动态存储器再分配管理方法接收包括块位部分，标签部分和索引部分的输入地址，并且包括将索引部分发送到标签存储器阵列的步骤; 基于所述索引部分接收从所述标签存储器阵列发送的标签组的步骤; 通过基于块位部分和标签部分分析标签组，基于分析结果来改变块位部分和标签部分的步骤; 以及输出包括索引部分，改变的标签部分和改变的块位部分的输出地址的步骤。 （附图标记）（S10）接收输入地址; （S30，S50）发送标签组; （S40）R = 1和TAG = in_tag存在？ （S42，S62）输入地址旁路; （S44，S64）地址转换
-
公开(公告)号：KR1020110004164A
公开(公告)日：2011-01-13
申请号：KR1020090061826
申请日：2009-07-07
Applicant: 삼성전자주식회사
CPC classification number: G11C7/1078 , G11C7/062 , G11C7/1015 , G11C7/109
Abstract: PURPOSE: A semiconductor memory device is provided to efficiently transmit data by executing an internal data transmission operation which transmits data inside a semiconductor memory device. CONSTITUTION: A memory control part(10) outputs an internal control/internal address signal in response to a command/address signal. Transmission data is transmitted to a data line pair when internal data is transmitted. A plurality of memory banks transmit the transmission data to the data line pair in response to an internal read signal. The plurality of memory banks write the transmission data in response to an internal write signal.
Abstract translation: 目的：提供一种半导体存储器件，用于通过执行在半导体存储器件内发送数据的内部数据传输操作来有效地发送数据。 构成：存储器控制部分（10）响应于命令/地址信号输出内部控制/内部地址信号。 当发送内部数据时，发送数据被发送到数据线对。 多个存储体响应于内部读取信号将传输数据发送到数据线对。 多个存储体响应于内部写信号写入发送数据。
-
15.发明公开
公开(公告)号：KR1020080071788A
公开(公告)日：2008-08-05
申请号：KR1020070010092
申请日：2007-01-31
Applicant: 삼성전자주식회사
Abstract: A DMA(Direct Memory Access) method based on a remaining DTA(Data Transfer Amount) and a DMA control device using the same are provided to determine data transfer between a low priority DMA requesting block and a memory based on a remaining DTA of high and low priority DMA requesting blocks. A DMA processor(101) transfers data between a first DMA requesting block(110) and a memory(120). A comparator(103) compares a DTA of transferred data with the predetermined maximum DTA. A remaining DTA calculator(105) calculates a remaining DTA by subtracting the transferred data amount from the amount of the data transferred between the first DMA requesting block and the memory when the DTA of the transferred data is bigger than the predetermined maximum DTA based on a comparison result. A DMA determiner(106) determines to transfer the data between the memory and a second DMA requesting block(111) having a lower priority than the first DMA requesting block based on the calculated remaining DTA.
Abstract translation: 提供基于剩余DTA（数据传送量）的DMA（直接存储器访问）方法和使用其的DMA控制装置，以基于剩余的DTA为高，以确定低优先级DMA请求块和存储器之间的数据传输， 低优先级DMA请求块。 DMA处理器（101）在第一DMA请求块（110）和存储器（120）之间传送数据。 比较器（103）将传送数据的DTA与预定的最大DTA进行比较。 剩余的DTA计算器（105）基于传送数据的DTA大于预定最大DTA时，从第一DMA请求块和存储器之间传送的数据量减去传送数据量来计算剩余DTA 比较结果。 DMA确定器（106）基于所计算的剩余DTA确定在存储器和具有比第一DMA请求块低的优先级的第二DMA请求块（111）之间传送数据。
-
Patent Agency Ranking
公开(公告)号：KR1020040093199A
公开(公告)日：2004-11-05
申请号：KR1020030025308
申请日：2003-04-22
Applicant: 삼성전자주식회사
Inventor： 강동수
IPC: H01L21/68
Abstract: PURPOSE: A wafer transfer apparatus is provided to prevent damage of wafers in a wafer boat due to the impact between the wafers and a wafer holder by using a force sensor. CONSTITUTION: A wafer transfer apparatus(200) includes a wafer holder, a driving unit, a sensor, and a control unit. The wafer holder(210) has a plurality of slots for holding wafers(W). The driving unit(220) for transferring the wafer holder is connected with the wafer holder. The sensor(230) is installed at one side of the wafer holder in order to sense an object on a moving path of the wafer holder. The control unit(204) is used for stopping the driving unit when the object is detected by the sensor.
Abstract translation: 目的：提供晶片传送装置，以通过使用力传感器由于晶片和晶片保持器之间的冲击而防止晶片舟皿中的晶片损坏。 构成：晶片传送装置（200）包括晶片保持器，驱动单元，传感器和控制单元。 晶片保持器（210）具有用于保持晶片（W）的多个槽。 用于转移晶片保持器的驱动单元（220）与晶片保持器连接。 传感器（230）安装在晶片保持器的一侧，以便感测晶片保持器的移动路径上的物体。 当传感器检测到物体时，控制单元（204）用于停止驱动单元。
-
公开(公告)号：KR2020000000755U
公开(公告)日：2000-01-15
申请号：KR2019980010291
申请日：1998-06-15
Applicant: 삼성전자주식회사
IPC: H01L21/205
Abstract: 본 고안은 확산설비의 온도를 측정하는 열전쌍과 제어부를 연결하는 반도체 확산설비의 컨트롤박스에 관한 것이다.
본 고안은, 제어부와 제 1 보상도선에 의해서 직접 연결된 정션박스, 상기 정션박스와 확산로의 내부온도를 측정할 수 있는 열전쌍을 서로 연결시키며, 제 2 커넥터가 설치된 제 2 보상도선, 상기 정션박스와 상기 열전쌍에 의해서 측정된 상기 확산로의 내부온도를 기록할 수 있는 기록장치를 서로 연결시키며, 제 3 커넥터가 설치된 제 3 보상도선 및 상기 제 3 커넥터를 외부와 차단할 수 있는 차단수단을 구비하여 이루어지는 것을 특징으로 한다.
따라서, 제어부와 정션박스를 제 1 보상도선으로 직접연결함으로서 접촉불량이 발생하는 것을 방지할 수 있고, 제 3 커넥터 상에 커버를 설치함으로서 제 3 커넥터가 외부 공기와 접촉하여 산화되어 접촉저항이 증가되고, 이에 따라 열전쌍이 오동작되는 것을 방지할 수 있는 효과가 있다.-
-
公开(公告)号：KR1020170005417A
公开(公告)日：2017-01-13
申请号：KR1020167031479
申请日：2014-05-13
Applicant: 삼성전자주식회사 , 금오공과대학교 산학협력단
CPC classification number: H01J19/24 , H01J1/30 , H01J9/022 , H01J9/148 , H01J19/38 , H01J19/44 , H01J2209/022
Abstract: 그래핀을이용한전자방출소자및 그제조방법이개시된다. 개시된전자방출소자는, 적어도하나의슬롯이형성된금속홀더와, 상기슬롯에삽입되어상기금속홀더의제1면으로부터돌출되도록마련되며에미터지지부재와상기에미터지지부재상에부착된그래핀에미터를포함하는적어도하나의에미터플레이트와, 상기금속홀더의제1면상에마련되는절연층과, 상기절연층상에마련되며게이트지지부재와상기게이트지지부재상에부착된그래핀게이트를포함하는게이트전극을포함한다.
Abstract translation: 公开了使用石墨烯的电子发射器件及其制造方法。 电子发射器件包括具有至少一个槽的金属保持器，插入到槽中的至少一个发射极板，以从金属保持器的第一表面突出，并且包括附着在发射器支撑构件上的发射体支撑构件和石墨烯发射器 设置在所述金属保持器的第一表面上的绝缘层，以及设置在所述绝缘层上并包括安装在所述栅极支撑构件上的栅极支撑构件和石墨烯栅极的栅电极。
-
公开(公告)号：KR1020150093461A
公开(公告)日：2015-08-18
申请号：KR1020140014260
申请日：2014-02-07
Applicant: 삼성전자주식회사
CPC classification number: G06F13/364 , G06F13/1673 , G06F13/4217 , G06F21/42 , G06F2221/2101
Abstract: 본 발명은 시스템 인터커넥트에 관한 것이다. 본 발명의 시스템 인터커넥트는, 제1 클럭에 기반하여 제어 신호들을 전송하도록 구성되는 제1 채널, 그리고 제2 클럭에 기반하여 데이터 신호들을 전송하도록 구성되는 제2 채널로 구성된다. 제1 채널 및 제2 채널은 미리 정해진 범위의 비순서성을 허용한다. 비순서성은, 제어 신호들의 순서 및 제어 신호들에 각각 대응하는 데이터 신호들의 순서가 서로 다른 것이다.
Abstract translation: 本发明涉及一种系统互连。 本发明的系统互连包括：形成为基于第一时钟发送控制信号的第一信道; 以及形成为基于第二时钟发送数据信号的第二通道。 第一通道和第二通道接受无序特性，意味着控制信号的顺序和对应于每个控制信号的数据信号的顺序彼此不同。
-
-
-
-
-
-
-
-
-
Search Results
44
records
(took 0.031 seconds)
