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公开(公告)号：KR102237735B1
公开(公告)日：2021-04-08
申请号：KR1020140072635A
申请日：2014-06-16
Applicant: 삼성전자주식회사
Abstract: 저항성 메모리 장치의 메모리 코어는 비트라인에 결합되는 적어도 하나의 제1 저항성 메모리 셀, 상보 비트라인에 결합되는 적어도 하나의 제2 저항성 메모리 셀, 제1 저항-전압 컨버터 및 비트라인 감지 증폭기를 포함한다. 제1 저항-전압 컨버터는 제1 노드에서 제1 저항성 메모리 셀과 병렬로 비트라인에 결합되고, 독출 칼럼 선택 신호에 기초하여 상기 제1 저항성 메모리 셀의 저항 값을 상응하는 전압으로 변환한다. 비트라인 감지 증폭기는 제1 노드에서 비트라인과 연결되고, 제2 노드에서 상보 비트라인과 연결되며, 감지 제어 신호에 응답하여 비트라인과 상보 비트라인의 전압 차이를 감지 및 증폭한다.
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3.发明公开저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법 审中-实审电阻型存储器件的存储器芯片，包括其的电阻型存储器件和电阻型存储器件中的感测数据的方法
公开(公告)号：KR1020150144037A
公开(公告)日：2015-12-24
申请号：KR1020140072635
申请日：2014-06-16
Applicant: 삼성전자주식회사
CPC classification number: G11C11/16 , G11C5/025 , G11C5/08 , G11C7/065 , G11C11/161 , G11C11/1653 , G11C11/1655 , G11C11/1659 , G11C11/1673 , G11C11/4091 , G11C13/0023 , G11C13/004 , G11C2013/0042 , G11C2213/79 , G11C2213/82
Abstract: 저항성메모리장치의메모리코어는비트라인에결합되는적어도하나의제1 저항성메모리셀, 상보비트라인에결합되는적어도하나의제2 저항성메모리셀, 제1 저항-전압컨버터및 비트라인감지증폭기를포함한다. 제1 저항-전압컨버터는제1 노드에서제1 저항성메모리셀과병렬로비트라인에결합되고, 독출칼럼선택신호에기초하여상기제1 저항성메모리셀의저항값을상응하는전압으로변환한다. 비트라인감지증폭기는제1 노드에서비트라인과연결되고, 제2 노드에서상보비트라인과연결되며, 감지제어신호에응답하여비트라인과상보비트라인의전압차이를감지및 증폭한다.
Abstract translation: 本发明的电阻式存储器件的电阻性存储器核心包括耦合到位线的至少一个第一电阻存储器单元，耦合到互补位线的至少一个第二电阻存储器单元，电阻 - 电压转换器和位 线路感测放大器。 第一电阻 - 电压转换器在第一节点处与第一电阻存储器单元并联地耦合到位线，并且基于读出列选择信号将第一电阻存储器单元的电阻值转换成对应的电压。 位线感测放大器耦合到第一节点处的位线，在第二节点处与互补位线连接，响应于感测控制信号感测和放大位线和互补位线之间的电压差 。
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公开(公告)号：KR1020150100184A
公开(公告)日：2015-09-02
申请号：KR1020140021653
申请日：2014-02-25
Applicant: 삼성전자주식회사
IPC: G11C11/4063 , G11C11/406
CPC classification number: G11C11/4082 , G11C5/04 , G11C11/40615 , G11C11/40618 , G11C11/40622
Abstract: 메모리 모듈은 제1 내지 제n 메모리 장치들(n은 2이상의 정수) 및 버퍼부를 포함한다. 제1 내지 제n 메모리 장치들은 각각이 제1 내지 제m 영역들(m은 2이상의 정수)로 구분되고, 최대 카운트 어드레스 발생기를 포함한다. 버퍼부는 제1 내지 제n 메모리 장치들로부터 최대 카운트 어드레스 정보를 수신하고, 최대 카운트 어드레스 정보에 상응하는 제1 내지 제n 메모리 장치들의 타겟 로우 어드레스를 리프레쉬하도록 타겟 로우 어드레스 및 액티브 신호를 출력한다. 제1 내지 제n 메모리 장치들 중 제 k (k는 n보다 같거나 작은 자연수) 메모리 장치에 포함되는 최대 카운트 어드레스 발생기는 제1 내지 제n 메모리 장치들의 제j (j는 m보다 같거나 작은 자연수)영역들에 포함되는 로우 어드레스들 각각이 액세스 되는 로우 어드레스 액세스 횟수에 기초하여 최대 카운트 어드레스 정보를 출력한다. 본 발명에 따른 메모리 모듈에 포함되는 최대 카운트 어드레스 발생기는 복수의 메모리 장치들 각각에 포함되는 j영역의 동일한 로우 어드레스를 통합하여 관리하기 때문에 최대 카운트 어드레스 발생기에 포함되는 로직의 복잡도를 줄일 수 있다.
Abstract translation: 存储器模块包括第一到第n个存储器件（n是大于或等于2的整数）和缓冲器单元。 第一至第n存储器件中的每一个被分为第一至第m个区域（m是大于或等于2的整数），并且包括最大计数地址生成器。 缓冲器单元从第一至第n存储器件接收最大计数地址信息，并且输出目标行地址和有效信号以刷新对应于最大计数地址信息的第一至第n存储器件的目标行地址。 包括在第一至第n存储器装置中的最大计数地址生成器（k是等于或小于n的自然数）存储器件基于包括的每个行地址的数量次数来输出最大计数地址信息 在要访问的第一至第n存储器件的j（j是等于或小于m的自然数）区域中。 包括在根据本发明的存储器模块中的最大计数地址发生器整体地管理包括在存储器件中的第j个区域中的相同行地址，从而降低包括在最大计数地址生成器中的逻辑的复杂性。
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公开(公告)号：KR1020150084244A
公开(公告)日：2015-07-22
申请号：KR1020140004062
申请日：2014-01-13
Applicant: 삼성전자주식회사
CPC classification number: G06F11/1048 , G11C29/42 , G11C29/44 , G11C29/4401 , G11C29/52 , G11C2029/0409 , G11C2029/0411
Abstract: 메모리장치, 메모리시스템및 메모리장치의동작방법이개시된다. 일실시예에따른메모리장치의동작방법에있어서, 상기메모리장치는온-칩 ECC를포함하고, 상기메모리장치의메모리셀 어레이의제1 어드레스로부터독출된독출데이터의에러를체크하는단계; 상기제1 어드레스에대해발생된에러발생횟수를카운트하여, 상기제1 어드레스에대한에러발생횟수를제1 테이블에저장하는단계; 상기제1 어드레스에대한제1 명령을수신하는단계; 상기제1 테이블을참조하여, 상기제1 어드레스의에러발생횟수가제1 값이상인지를판단하는단계; 및상기제1 어드레스의에러발생횟수가제1 값이상인경우, 상기제1 어드레스를제2 어드레스로맵핑하는단계를포함한다.
Abstract translation: 公开了存储器件，存储器系统和存储器件操作方法。 根据本发明的实施例，存储器件操作方法包括片上ECC，并且包括以下步骤：检查从存储器件的存储单元阵列的第一地址读入的数据的错误的步骤; 计算第一个地址中的错误数量并将计数保存在第一个表中的步骤; 接收第一个地址的第一个命令的步骤; 通过参考第一个表来确定第一个地址中的错误数量的步骤大于值1; 以及如果第一地址中的错误数大于值1，则将第一地址映射到第二地址的步骤。
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Patent Agency Ranking
公开(公告)号：KR1020150027895A
公开(公告)日：2015-03-13
申请号：KR1020130104373
申请日：2013-08-30
Applicant: 삼성전자주식회사
IPC: G11C11/4078 , G11C29/18 , G11C11/4063
CPC classification number: G06F11/00 , G11C8/06 , G11C11/401 , G11C29/78 , G11C2029/4402
Abstract: 디램 등과 같은 휘발성 반도체 메모리 장치의 수율 보장을 위해 개선된 배드 페이지 관리 기술이 개시된다. 디램의 내부에는 배드 페이지 리스트만이 존재한다. 메모리 콘트롤러 내에서 페이지 리맵퍼는 레이턴시 오버헤드 히든 기능을 위해 상기 스케줄링부의 노말 동작과는 병렬적으로 페이지 리맵핑 동작을 수행한다. 디램의 칩 사이즈 오버헤드가 리덕션 또는 최소화되고, 디램 콘트롤러는 레이턴시 오버헤드 히든 기능을 가지고서 디램을 제어한다.
Abstract translation: 改进了坏页管理技术，以保证诸如DRAM等的易失性半导体存储器件的接收速率等。 DRAM内存只有一个坏的页面列表。 存储器控制器内的页面重新映射器与延迟开销隐藏功能的调度单元的正常操作并行地执行页面重映射操作。 DRAM的芯片侧开销最小化或降低。 DRAM控制器使用延迟开销隐藏功能来控制DRAM。
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公开(公告)号：KR1020140141783A
公开(公告)日：2014-12-11
申请号：KR1020130061979
申请日：2013-05-30
Applicant: 삼성전자주식회사
IPC: G11C11/401 , G11C11/402 , G11C11/403
CPC classification number: G11C11/40615 , G11C7/02 , G11C7/1063 , G11C11/40611 , G11C11/40618
Abstract: 본 발명에 따른 휘발성 메모리 장치의 리프레쉬 방법은, 제 1 메모리 영역에 대한 액세스 횟수의 증가에 따라 제 2 메모리 영역이 받는 간섭의 크기를 검출하는 단계, 상기 검출된 간섭의 크기가 임계치에 도달하면, 상기 휘발성 메모리 장치의 외부로 경고 신호를 출력하는 단계, 그리고 상기 제 2 메모리 영역에 대한 리프레쉬 동작을 수행하는 단계를 포함한다.
Abstract translation: 根据本发明的非易失性存储器件的刷新方法包括以下步骤：根据对第一存储器区域的访问次数的增加来检测第二存储器区域上的干扰大小; 如果检测到的干扰大小达到临界值，则向非易失性存储装置的外部输出警告信号; 以及执行所述第二存储区域的刷新操作。
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公开(公告)号：KR1020130042779A
公开(公告)日：2013-04-29
申请号：KR1020110106857
申请日：2011-10-19
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L27/10876 , H01L27/10885 , H01L27/228 , H01L27/2454 , H01L29/66712
Abstract: PURPOSE: A semiconductor device including a vertical channel transistor and a method for fabricating the same are provided to prevent floating by connecting channel regions using a string body connection part. CONSTITUTION: A first insulating layer(DL1) is arranged on a substrate. A buried bitline(BBL) is arranged on the first insulating layer. Active pillars(AP) include a channel region. A contact gate electrode is extended adjacently to the channel region. A string body connection part connects the channel regions.
Abstract translation: 目的：提供一种包括垂直沟道晶体管的半导体器件及其制造方法，以通过使用串体连接部分连接沟道区域来防止浮动。 构成：在衬底上布置第一绝缘层（DL1）。 掩埋位线（BBL）布置在第一绝缘层上。 活动支柱（AP）包括通道区域。 接触栅电极相邻于沟道区延伸。 弦体连接部分连接通道区域。
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公开(公告)号：KR1020130020333A
公开(公告)日：2013-02-27
申请号：KR1020110082910
申请日：2011-08-19
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/768 , H01L21/336
CPC classification number: H01L27/10823 , H01L27/10814 , H01L27/10855 , H01L27/10876 , H01L27/10885 , H01L29/66712
Abstract: PURPOSE: A semiconductor device including a vertical channel transistor and a manufacturing method thereof are provided to prevent a channel region from being floated by connecting channel regions of active pillars to a string body connection unit. CONSTITUTION: A plurality of active pillars(AP) include a top dopant region, a bottom dopant region, and a channel region(C). The channel region is arranged between the top dopant region and the bottom dopant region. A contact gate electrode(CG) is contacted with a word line extended in a first direction and is extended near the channel region. A bit line is extended in a second direction across the first direction and is contacted with the bottom dopant region. A string body connection unit(SB) connects the channel regions of adjacent active pillars.
Abstract translation: 目的：提供一种包括垂直沟道晶体管及其制造方法的半导体器件，以通过将活性柱的沟道区域连接到串体连接单元来防止沟道区域浮起。 构成：多个活性柱（AP）包括顶部掺杂区域，底部掺杂剂区域和沟道区域（C）。 沟道区布置在顶部掺杂区域和底部掺杂区域之间。 接触栅电极（CG）与在第一方向上延伸的字线接触并在沟道区附近延伸。 位线沿着第一方向在第二方向上延伸并与底部掺杂剂区域接触。 弦体连接单元（SB）连接相邻活动柱的通道区域。
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公开(公告)号：KR1020100081128A
公开(公告)日：2010-07-14
申请号：KR1020090000416
申请日：2009-01-05
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L27/11575 , G11C11/5671 , H01L27/10876 , H01L29/66833 , H01L29/792 , H01L21/2253
Abstract: PURPOSE: A reduction method of threshold voltage distribution is provided to remove a part of electron which is implanted in a trap inside/outside a nitrate liner through UV radiation to reduce the distribution of the threshold voltage. CONSTITUTION: An electronics is implanted inside or outside a trap of a nitride liner. The implantation of the electronics is performed by using a hot electron. A part of the electronics, implanted inside or outside the trap of the nitride liner, is removed to reduce the distribution of a threshold voltage of a transistor. Transistors are arranged in a core region or a peri region of the semiconductor memory device.
Abstract translation: 目的：提供阈值电压分布的还原方法，以通过UV辐射去除植入硝酸盐衬里内外的阱中的一部分电子，以减少阈值电压的分布。 构成：将电子器件植入氮化物衬垫的陷阱内部或外部。 通过使用热电子来实现电子器件的注入。 移除植入氮化物衬垫的陷阱内部或外部的电子器件的一部分，以减小晶体管的阈值电压的分布。 晶体管布置在半导体存储器件的芯区域或周边区域中。
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