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公开(公告)号：KR1020060117138A
公开(公告)日：2006-11-16
申请号：KR1020050039934
申请日：2005-05-13
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L27/0922 , H01L21/823814 , H01L21/82385 , H01L21/823857 , H01L29/66606 , H01L29/7836
Abstract: A high voltage semiconductor device and a manufacturing method thereof are provided to prevent an abrupt increase of current in spite of charge traps at an interface between a gate insulating pattern and a buffer layer using a doped sediment region. A high voltage semiconductor device comprises a semiconductor substrate(100), a drift region, source/drain regions, a doped sediment region, a gate structure and a buffer layer. The drift region(210) is formed in the substrate to define a channel region. The source/drain regions(209) are formed in the drift region. The doped sediment region(213) is formed adjacent to the source/drain regions in the substrate. A gate structure(208) for exposing partially the source/drain regions to the outside is formed on the substrate. A buffer layer(215) is formed on the gate structure.
Abstract translation: 提供高电压半导体器件及其制造方法，以防止在使用掺杂沉积区域的栅极绝缘图案和缓冲层之间的界面处的电荷陷阱的电流突然增加。 高电压半导体器件包括半导体衬底（100），漂移区，源/漏区，掺杂沉积区，栅结构和缓冲层。 漂移区（210）形成在衬底中以限定沟道区。 源极/漏极区域（209）形成在漂移区域中。 掺杂的沉积区域（213）形成为与衬底中的源极/漏极区域相邻。 用于将源极/漏极区部分地暴露于外部的栅极结构（208）形成在衬底上。 在栅极结构上形成缓冲层（215）。
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公开(公告)号：KR1020060083966A
公开(公告)日：2006-07-21
申请号：KR1020060063949
申请日：2006-07-07
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: 정전기 방전 보호 소자 및 그 제조방법을 제공한다. 이 소자는 기판과 상기 기판에 형성된 n웰 및 상기 n웰 상에 형성된 p웰을 포함한다. p웰에 게이트 전극, n+소오스 및 n+드레인을 포함하는 NMOS 트랜지스터이 형성되고, 접지된 p+웰 픽업(p+ well pick-up)이 p웰에 형성된다. n웰은 NMOS 트랜지스의 n+드레인과 연결되고 n+소오스는 접지된다. n+드레인과 n웰을 연결하여 트리거 전압을 낮출 수 있고, 표면 전류 밀도를 낮출 수 있다.
Abstract translation: 提供了一种静电放电保护装置及其制造方法。 该器件包括衬底，形成在衬底中的n阱和形成在n阱上的p阱。 在p阱中形成包括栅电极，n +源极和n +漏极的NMOS晶体管，并且在p阱中形成接地的p +阱拾取器。 n阱连接到NMOS晶体管的n +漏极，并且n +源极接地。 通过连接n +漏极和n阱，可以降低触发电压并降低表面电流密度。
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公开(公告)号：KR101867953B1
公开(公告)日：2018-06-18
申请号：KR1020110140380
申请日：2011-12-22
Applicant: 삼성전자주식회사
Inventor： 김용돈
IPC: H01L21/335 , H01L29/772
CPC classification number: H01L21/76224 , H01L21/76229 , H01L29/0653 , H01L29/0886 , H01L29/66681 , H01L29/7801 , H01L29/7816 , H01L2924/0002 , H01L2924/00
Abstract: 반도체소자의형성방법이제공된다. 본발명에따른반도체소자의형성방법은트랜지스터영역및 얼라인영역을포함하는기판을준비하는것, 상기트랜지스터영역내에제1 트렌치및 상기얼라인영역내에제2 트렌치를형성하는것, 상기트랜지스터영역내에드리프트영역을형성하는것, 상기드리프트영역의양 측에각각인접한한 쌍의제3 트렌치들을형성하는것 및상기제1 트렌치내에소자분리패턴, 제2 트렌치내에매립유전패턴및 한쌍의제3 트렌치들내에유전패턴들을형성하는것을포함하되, 상기제1 트렌치의깊이는상기각 제3 트렌치의깊이보다작고, 상기제2 트렌치의깊이와동일할수 있다.
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公开(公告)号：KR101688831B1
公开(公告)日：2016-12-22
申请号：KR1020100031864
申请日：2010-04-07
Applicant: 삼성전자주식회사
CPC classification number: H01L21/823493 , H01L21/823412 , H01L21/823418 , H01L21/823481 , H01L29/0653 , H01L29/0878 , H01L29/1045 , H01L29/1083 , H01L29/1087 , H01L29/66659 , H01L29/7816 , H01L29/7835
Abstract: 반도체집적회로장치의제조방법이제공된다. 반도체집적회로장치의제조방법은제1 농도의제1 도전형의기판을준비하고, 블랭크임플란트(blank implant)를이용하여, 제1 농도보다높은제2 농도의제1 도전형의불순물을포함하는매몰불순물층을형성하고, 매몰불순물층이형성된기판상에에피층을형성하고, 에피층내부또는상부에반도체소자및 소자분리영역을형성하는것을포함한다.
Abstract translation: 一种半导体集成电路器件和半导体集成电路器件的制造方法，该方法包括：制备包括第一导电型杂质的第一导电型衬底，使得第一导电型衬底具有第一杂质浓度; 使用空白注入形成掩埋杂质层，使得所述掩埋杂质层包括第一导电型杂质并且具有高于所述第一杂质浓度的第二杂质浓度; 在其上具有掩埋杂质层的衬底上形成外延层; 以及在外延层中或外延层上形成半导体器件和器件隔离区。
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公开(公告)号：KR1020110112642A
公开(公告)日：2011-10-13
申请号：KR1020100031864
申请日：2010-04-07
Applicant: 삼성전자주식회사
CPC classification number: H01L21/823493 , H01L21/823412 , H01L21/823418 , H01L21/823481 , H01L29/0653 , H01L29/0878 , H01L29/1045 , H01L29/1083 , H01L29/1087 , H01L29/66659 , H01L29/7816 , H01L29/7835
Abstract: 반도체 집적회로 장치의 제조방법이 제공된다. 반도체 집적회로 장치의 제조방법은 제1 농도의 제1 도전형의 기판을 준비하고, 블랭크 임플란트(blank implant)를 이용하여, 제1 농도보다 높은 제2 농도의 제1 도전형의 불순물을 포함하는 매몰 불순물층을 형성하고, 매몰 불순물층이 형성된 기판 상에 에피층을 형성하고, 에피층 내부 또는 상부에 반도체 소자 및 소자 분리 영역을 형성하는 것을 포함한다.
Abstract translation: 一种半导体集成电路器件和半导体集成电路器件的制造方法，该方法包括：制备包括第一导电型杂质的第一导电型衬底，使得第一导电型衬底具有第一杂质浓度; 使用空白注入形成掩埋杂质层，使得所述掩埋杂质层包括第一导电型杂质并且具有高于所述第一杂质浓度的第二杂质浓度; 在其上具有掩埋杂质层的衬底上形成外延层; 以及在外延层中或外延层上形成半导体器件和器件隔离区。
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Patent Agency Ranking
公开(公告)号：KR100780967B1
公开(公告)日：2007-12-03
申请号：KR1020060124064
申请日：2006-12-07
Applicant: 삼성전자주식회사
IPC: H01L29/87
CPC classification number: H01L29/872 , H01L29/402
Abstract: A schottky diode structure for high voltage is provided to prevent generation of a parasitic transistor by arranging a conductive electrode on a substrate at both sides of a schottky diode. A second conductive type well(102) is disposed on an upper portion of a first conductive type semiconductor substrate(100). A first conductive layer(126) is arranged on a surface of the substrate including the well. A conductive electrode(122) is arranged on at least one side of the first conductive electrode. The conducive electrode is arranged on the substrate including the well by interposing a dielectric(120). A second conductive type doped cathode contact region(114) is arranged at the outside of the conductive electrode with respect to the first conductive layer. The first conductive layer is a metal silicide. A second conductive layer(124) is located on the first conductive electrode. The first and the second conductive layers are anode electrodes having the same potential value.
Abstract translation: 提供用于高电压的肖特基二极管结构以通过在肖特基二极管两侧的基板上布置导电电极来防止寄生晶体管的产生。 第二导电型阱（102）设置在第一导电类型半导体衬底（100）的上部。 第一导电层（126）布置在包括该阱的衬底的表面上。 导电电极（122）布置在第一导电电极的至少一侧上。 通过插入电介质（120）将导电电极布置在包括阱的衬底上。 第二导电型掺杂阴极接触区域（114）相对于第一导电层布置在导电电极的外侧。 第一导电层是金属硅化物。 第二导电层（124）位于第一导电电极上。 第一和第二导电层是具有相同电位值的阳极电极。
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公开(公告)号：KR101743527B1
公开(公告)日：2017-06-07
申请号：KR1020100077476
申请日：2010-08-11
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/0847 , H01L29/41758 , H01L29/665 , H01L29/66575 , H01L29/7833
Abstract: 반도체소자가제공된다. 반도체소자는제1 도전형의도펀트로도핑된반도체기판내에활성부(active portion)를정의하는소자분리패턴, 활성부는제1 방향으로나란히연장하고서로마주보는제1 및제2 측벽을포함하고, 제1 방향과수직한(perpendicular) 제2 방향으로연장되어활성부를가로지르는게이트패턴, 및게이트패턴의일측의활성부내에형성된제1 소스/드레인영역및 제1 베리어영역을포함하되, 제1 베리어영역은제1 소스/드레인영역및 제1 측벽사이에배치되어제1 측벽과접촉하고, 제1 베리어영역은제1 도전형의도펀트로도핑되고, 제1 소스/드레인영역은제2 도전형의도펀트로도핑된다.
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公开(公告)号：KR1020150118764A
公开(公告)日：2015-10-23
申请号：KR1020140044739
申请日：2014-04-15
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/335
CPC classification number: H01L29/7816 , H01L21/2253 , H01L21/761 , H01L21/76229 , H01L29/0623 , H01L29/0646 , H01L29/0653 , H01L29/0696 , H01L29/1083 , H01L29/36 , H01L29/66659 , H01L29/7835 , H01L29/7802
Abstract: 반도체소자및 그제조방법에서, 반도체소자는기판상에게이트전극들이구비된다. 상기게이트전극들의제1 측과이격되어기판표면부위에제1 도전형의드레인영역들이구비된다. 상기드레인영역들을둘러싸면서상기드레인영역들하부에는상기제1 도전형의제1 웰영역들이구비된다. 상기게이트전극들의제2 측과이격되어상기기판표면부위에는제1 도전형의소오스영역들이구비된다. 상기기판상부와하부를전기적으로분리하도록상기기판내부에, 상기제1 도전형의제1 베리어불순물층이구비된다. 또한, 상기제1 베리어불순물층에접하고, 상기드레인영역과수직대향하는제1 부위에서의저면이상기드레인영역이외의영역과대향하는제2 부위에서의저면보다더 낮게위치하는상기제2 도전형의제2 베리어불순물층이구비된다. 상기반도체소자는기생바이폴라트랜지스터의동작에따른누설전류및 파워소모가감소되어우수한전기적특성을가질수 있다.
Abstract translation: 在本发明的半导体装置及其制造方法中，半导体装置在基板上具有栅电极。 存在通过与栅电极的第一侧隔开而放置在衬底表面上的第一导电类型的漏极区域。 第一导电类型的第一阱区被放置在排水区周围的排水区的底部。 第一导电类型的源区域通过与栅电极的第二侧相隔而放置在衬底的表面上。 将第一导电类型的第一势垒杂质层放置在基板中以电分离基板的顶部和底部。 此外，放置有第二导电类型的第二势垒杂质层，其接触第一势垒杂质层，并且其垂直面向漏极区域的第一部分中的底表面位于低于底表面的第二部分面向 排水区以外的区域。 本发明的半导体器件可以具有优异的电特性，因为由于寄生双极晶体管的操作引起的漏电流和功耗降低。
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公开(公告)号：KR1020140055113A
公开(公告)日：2014-05-09
申请号：KR1020120121472
申请日：2012-10-30
Applicant: 삼성전자주식회사
Inventor： 김용돈
IPC: H01L21/768 , H01L21/28
CPC classification number: H01L29/78 , H01L23/4824 , H01L23/528 , H01L2924/0002 , H01L2924/00
Abstract: The present invention relates to a semiconductor device capable of reducing resistance due to a routing path and reducing heat generated due to the use of a large amount of power by connecting rewiring to source and drain of a power integrated circuit (IC). The semiconductor device comprises a substrate including a device region and a peripheral region surrounding the device region, a first wiring including one or more first conductive lines formed to extend in a first direction on the substrate, a second wiring including one or more second conductive lines formed to extend in the first direction on the substrate such that the second wiring is spaced apart from the first wiring, first and second conductive plates formed to be spaced apart from each other on the first and second wirings, respectively, one or more first vias connecting the first conductive lines and the first conductive plate, respectively, and one or more second vias connecting the second conductive lines and the second conductive plate, respectively. The first and second vias overlap with the device region and arranged in zigzags, respectively.
Abstract translation: 本发明涉及一种半导体器件，其能够通过将重新布线连接到功率集成电路（IC）的源极和漏极来降低由于路由路径引起的电阻并且由于使用大量功率而产生的热量。 所述半导体器件包括：衬底，其包括器件区域和围绕所述器件区域的周边区域;第一布线，包括形成为沿所述衬底上的第一方向延伸的一个或多个第一导电线;第二布线，包括一个或多个第二导电线 形成为在所述基板上沿所述第一方向延伸，使得所述第二布线与所述第一布线间隔开，所述第一和第二导电板分别形成为在所述第一和第二布线上彼此间隔开，一个或多个第一通孔 分别连接第一导电线和第一导电板，以及分别连接第二导电线和第二导电板的一个或多个第二通孔。 第一和第二通孔与器件区域重叠并分别以锯齿形排列。
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公开(公告)号：KR100669858B1
公开(公告)日：2007-01-16
申请号：KR1020050039934
申请日：2005-05-13
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L27/0922 , H01L21/823814 , H01L21/82385 , H01L21/823857 , H01L29/66606 , H01L29/7836
Abstract: 고전압 반도체 장치 및 그 제조 방법에서, 드리프트 영역는 제1 도즈량의 불순물이 도핑되고, 각각이 서로 이격되어 채널 영역을 한정하면서 반도체 기판 표면으로부터 아래에 제1 깊이를 갖는다. 소스/드레인 영역은 제2 도즈량의 불순물이 도핑되고, 상기 반도체 기판 표면으로부터 아래에 상기 제1 깊이에 비해 얕은 제2 깊이를 갖는다. 퇴적 불순물 영역은 제3 도즈량의 불순물이 도핑되고, 상기 소스/드레인 영역과 인접하면서 상기 반도체 기판 표면으로부터 아래에 상기 제1 깊이에 비해 얕은 제3 깊이를 갖는다. 그리고, 상기 반도체 기판 상에 형성되면서 상기 소스/드레인 영역을 부분적으로 노출시키는 게이트 절연막 패턴과 채널 영역의 게이트 절연막 패턴 상에 형성된 게이트 도전막 패턴을 갖는 게이트 구조물을 포함하고, 상기 게이트 구조물 표면 상에 급격하게 전류가 증가하는 것을 현저하게 감소시키는 버퍼막이 형성된다.
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