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公开(公告)号：KR1019940009613B1
公开(公告)日：1994-10-15
申请号：KR1019910015424
申请日：1991-09-04
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: The semiconductor memory device includes a semiconductor substrate on which active and isolation regions are formed, a trench-type capacitor formed in the substrate and adjacent to the interface of the active region and isolation region, a gate formed on a predetermined portion of the substrate, a trench formed on a region corresponding to a portion between the gate and isolation region, an oxide layer being formed under the trench, the trench being filled with conductive material, the conductive material being connected to the trench-type capacitor, a stacked capacitor whose storage node is connected to the trench, thereby increasing the capacitance.
Abstract translation: 半导体存储器件包括其上形成有有源和隔离区域的半导体衬底，形成在衬底中并且邻近有源区和隔离区的界面的沟槽型电容器，形成在衬底的预定部分上的栅极， 形成在对应于所述栅极与隔离区域之间的部分的区域上的沟槽，在所述沟槽下方形成氧化物层，所述沟槽填充有导电材料，所述导电材料连接到所述沟槽型电容器，堆叠电容器， 存储节点连接到沟槽，从而增加电容。
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公开(公告)号：KR1020070008974A
公开(公告)日：2007-01-18
申请号：KR1020050063874
申请日：2005-07-14
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L21/76885 , H01L21/76834 , H01L27/10855
Abstract: A semiconductor device having storage nodes is provided to completely block a penetration path of wet etchant in a wet-etch process for removing a mold oxide layer by forming a buffer conductive layer pattern protruding to the upper part of an insulation layer and by forming an etch stop layer surrounding the upper lateral surface of the buffer conductive layer pattern. An interlayer dielectric(26) is formed on a semiconductor substrate(21). A conductive pad(P) is formed in the interlayer dielectric to come in contact with a predetermined region of the substrate wherein the upper part of the conductive pad relatively protrudes from the interlayer dielectric by a thickness of 300~2000 angstroms. An etch stop layer(31) is disposed on the conductive pad and the interlayer dielectric. A storage node(35a) is disposed on the upper surface of the conductive pad, penetrating the etch stop layer. A lower insulation layer(23) and an upper insulation layer(27a) are sequentially stacked in the interlayer dielectric.
Abstract translation: 提供了具有存储节点的半导体器件，以在湿式蚀刻工艺中完全阻挡湿蚀刻剂的穿透路径，以通过形成突出到绝缘层的上部的缓冲导电层图案来移除模具氧化物层，并且通过形成蚀刻 阻挡层围绕缓冲导电层图案的上侧表面。 在半导体衬底（21）上形成层间电介质（26）。 导电焊盘（P）形成在层间电介质中以与衬底的预定区域接触，其中导电焊盘的上部相对地从层间电介质突出厚度为300〜2000埃。 蚀刻停止层（31）设置在导电焊盘和层间电介质上。 存储节点（35a）设置在导电焊盘的上表面上，穿过蚀刻停止层。 下层绝缘层（23）和上绝缘层（27a）依次层叠在层间电介质中。
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公开(公告)号：KR1020010098183A
公开(公告)日：2001-11-08
申请号：KR1020000022933
申请日：2000-04-28
Applicant: 삼성전자주식회사
IPC: H01L21/316
Abstract: 본 발명은 얇은 두께를 갖는 게이트 산화막 형성 방법에 관한 것이다. 게이트 산화막의 특성 개선을 위해 실리콘 기판에 질소 이온을 주입한다. 이후, 얇은 산화막을 형성하고 열처리 과정을 진행하여 기판 내부에 주입된 질소 이온들이 기판과 산화막의 계면에 모이도록 유도한다. 따라서, 게이트 산화막을 형성하기 위해 얇은 산화막을 추가 성장시키면 질소 이온에 의해 성장 속도가 저하되므로, 얇은 게이트 산화막을 형성할 수 있을 뿐만 아니라 두께 조절도 용이하게 할 수 있다. 또한, 열처리에 의해 질소 이온 주입시 발생된 기판 결함도 치유할 수 있다.
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公开(公告)号：KR1019960043118A
公开(公告)日：1996-12-23
申请号：KR1019950012468
申请日：1995-05-18
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본 발명은 제1 도전층의 평탄화된 면상에 반도체 장치의 비트라인을 형성하는 방법에 관해 개시한다. 본 발명의 비트라인 형성방법은 반도체기판상에 트랜지스터를 형성하는 단계, 상기 트랜지스터가 형성된 반도체기판상에 제1 절연막을 형성하는 단계, 상기 제1 절연막 전면에 제1 도전층을 형성하는 단계, 상기 제1 도전층을 소정의 깊이까지 식각하고 평탄화하는단계, 상기 트랜지스터의 드레인상에 콘택홀을 형성하는 단계, 상기 결과물전면에 콘택홀을 매립하면서 제2 도전층을 형성하는 단계, 상기 제2 도전층 전면에 제3 도전층을 형성하는 단계 및 상기 제3, 제2 및 제1 도전층을 패터닝하여 비트라인을 형성하는 단계를 포함한다.
본 발명에 의하면 비트라인의 패터닝이 쉽고 또한 평탄화과정에서 열을 받지 않으므로 트랜지스터의 펀치쓰루(punchthrough) 특성을 개선할 수 있다. 그리고 층간산화막을 한번만 형성함으로써 후속공정에서 콘택형성시 양호한 에스펙트 비(Aspect ratio)를 갖는다.-
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Patent Agency Ranking
公开(公告)号：KR1019960015122B1
公开(公告)日：1996-10-28
申请号：KR1019930005901
申请日：1993-04-08
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: H01L27/10817
Abstract: forming an etching obstruction layer on a plat semiconductor plate after forming a transistor on the first electrode of a capacitor; forming a first material by laminating on an upper side of the etching obstruction layer; making a contact hole in order to contact the first electrode with a source area of transistor by etching the material layers laminated on the first material layer and a semiconductor plate; forming a first conductive layer having a constant thickness with reference to the first material layer by filling up the contact hole; forming a first pattern in order to form a cylindrical electrode on the first conductive layer; forming a second material layer by laminating on the first pattern; forming spacer consisting of the second material layer in a side barrier by aeolotropy etching the second material layer; forming a second conductive layer at front side of the result material and removing the first pattern after etching the first conductive layer by using the spacer as a mask; forming the first electrode of the capacitor by forming cylindrical electrodes comprising the second conductive layer at both barriers of the spacer by aeolotropy etching of the second conductive layer; and removing the spacer and the first material layer.
Abstract translation: 在电容器的第一电极上形成晶体管之后，在平板半导体板上形成蚀刻阻挡层; 通过在所述蚀刻阻挡层的上侧层叠形成第一材料; 通过蚀刻层叠在第一材料层上的材料层和半导体板，形成接触孔，以使第一电极与晶体管的源极区域接触; 通过填充接触孔形成相对于第一材料层具有恒定厚度的第一导电层; 形成第一图案以在第一导电层上形成圆柱形电极; 通过层压在第一图案上形成第二材料层; 通过蚀刻第二材料层在侧壁中形成由第二材料层构成的间隔物; 在所述结果材料的前侧形成第二导电层，并且通过使用所述间隔物作为掩模，在蚀刻所述第一导电层之后移除所述第一图案; 通过在所述间隔物的两个阻挡层处形成包括所述第二导电层的圆柱形电极，通过对所述第二导电层进行自蚀刻来形成所述电容器的第一电极; 并移除间隔物和第一材料层。
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公开(公告)号：KR1019940007070B1
公开(公告)日：1994-08-04
申请号：KR1019910018692
申请日：1991-10-23
Applicant: 삼성전자주식회사
IPC: H01L21/31
Abstract: The method includes the steps of forming a capacitor and access transistor on a silicon substrate on which a field oxide is formed, forming an interlevel insulating layer on the overall surface of the substrate, coating a first planarizing material having thermal fluidity on the interlevel insulating layer, reflowing first planarizing material to be planarized, forming a first conductor pattern on first planarizing material layer, coating a second planarizing material having thermal fluidity on first conductor pattern, reflowing second planarizing material to be planarized using N2 gas annealing, and forming a contact hole and metal layer, thereby preventing the metal layer from being destroyed.
Abstract translation: 该方法包括以下步骤：在形成有场氧化物的硅衬底上形成电容器和存取晶体管，在衬底的整个表面上形成层间绝缘层，在层间绝缘层上涂覆具有热流动性的第一平坦化材料 回流第一平坦化材料进行平面化，在第一平坦化材料层上形成第一导体图案，在第一导体图案上涂覆具有热流动性的第二平面化材料，使用N 2气体退火回流平面化的第二平面化材料，以及形成接触孔 和金属层，从而防止金属层被破坏。
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公开(公告)号：KR100714899B1
公开(公告)日：2007-05-04
申请号：KR1020050063874
申请日：2005-07-14
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L21/76885 , H01L21/76834 , H01L27/10855
Abstract: 본 발명은 스토리지 노드를 갖는 반도체 소자 및 그 제조방법에 관해 개시한다. 개시된 본 발명의 반도체소자는 반도체기판 상에 차례로 적층된 하부절연막 및 상부절연막을 구비한다. 상기 하부절연막 내에 상기 기판의 소정영역과 접촉하며, 상부가 상기 하부절연막으로부터 상대적으로 돌출된 매립 콘택 플러그가 배치된다. 상기 매립 콘택 플러그의 적어도 일부위를 덮으며, 상기 하부절연막 상에서 상기 매립 콘택 플러그보다 더 넓은 면적을 갖도록 일방향으로 연장되고, 상부가 상기 상부절연막으로부터 상대적으로 돌출된 버퍼도전막 패턴이 배치된다. 상기 버퍼도전막 패턴 및 상부절연막 상에 식각저지막이 배치된다. 상기 식각저지막을 관통하여 상기 버퍼도전막 패턴의 상면에 스토리지 노드가 배치된다.
상술한 본 발명에 따르면, 몰드 산화막 제거를 위한 습식 공정에서 습식 식각액의 침투 경로가 완전 차단된다. 따라서, 습식 식각액의 침투로 인해 절연막이 식각되는 현상을 방지할 수 있다. 또한, 버퍼도전막 패턴들은 상부가 돌출된 매립 콘택 플러그 구조 위에 형성됨으로써, 버퍼도전막 패턴은 매립 콘택 플러그과의 접촉면적이 증가되어 이들 간의 결합력이 커지게 된다.-
公开(公告)号：KR100442868B1
公开(公告)日：2004-08-02
申请号：KR1020020003930
申请日：2002-01-23
Applicant: 삼성전자주식회사
IPC: H01L27/02
CPC classification number: H01L27/10894 , H01L23/5258 , H01L2924/0002 , H01L2924/00
Abstract: A method of forming an integrated circuit device can include forming a plurality of fuse wires on an integrated circuit substrate, and forming an insulating layer on the integrated circuit substrate and on the plurality of fuse wires so that the fuse wires are between the integrated circuit substrate and the insulating layer. A plurality of fuse cutting holes can be formed in the insulating layer wherein each of the fuse cutting holes exposes a target spot on a respective one of the fuse wires, and a cross-sectional area of the fuse wires can be reduced at the exposed target spots. Related structures are also discussed.
Abstract translation: 一种形成集成电路器件的方法可以包括：在集成电路衬底上形成多个熔丝;以及在集成电路衬底上和多个熔丝上形成绝缘层，使得熔丝位于集成电路衬底 和绝缘层。 可以在绝缘层中形成多个熔断器切割孔，其中每个熔断器切割孔暴露相应的一个熔断丝上的目标点，并且熔断丝的横截面面积可以在暴露的目标处减小 斑点。 还讨论了相关的结构。
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