公开(公告)号：KR1020160032934A

公开(公告)日：2016-03-25

申请号：KR1020140123704

申请日：2014-09-17

Applicant: 삼성전자주식회사

Inventor： 서웅 ,  이상헌 ,  류수정 ,  조연곤

IPC: G06F12/06

CPC classification number: G06F12/0802 ,  G06F12/0864 ,  G06F12/121 ,  G06F2212/1044 ,  G06F2212/604

Abstract: 본발명의일 실시예에따른캐시메모리시스템은메인메모리에저장된데이터들중 일부에해당하는캐시데이터들을저장하는데이터메모리, 복수의웨이를가지는적어도하나의세트를포함하고, 상기캐시데이터들에각각대응하는 N 비트의태그데이터들을상기적어도하나의세트로저장하는태그메모리, 외부로부터수신한세트어드레스가가리키는세트에포함되는상기태그데이터들각각의상위 K(1≤K

Abstract translation: 本发明涉及一种高速缓冲存储器系统。 根据实施例，高速缓冲存储器系统包括：数据存储器，用于保存对应于存储在主存储器中的数据的一部分的高速缓存数据; 具有至少一个具有多个方式的集合的标签存储器，用于将对应于每条高速缓存数据的N个标签数据保存为至少一个集合; 标签比较单元，用于比较由从外部接收的设置地址引导的集合中包括的每个标签数据的顶部K（1 <= K

公开(公告)号：KR101553649B1

公开(公告)日：2015-09-16

申请号：KR1020130054031

申请日：2013-05-13

Applicant: 삼성전자주식회사 ,  한국과학기술원

Inventor： 서웅 ,  조연곤 ,  류수정 ,  송석우 ,  김동준 ,  이민석

IPC: G06F13/14 ,  G06F9/46

CPC classification number: G06F9/505 ,  G06F9/46 ,  G06F9/4881 ,  G06F2209/5022

Abstract: 멀티코어장치의각 코어에할당되는작업의최대건수를동적으로관리하여공유되는자원에기인한코어의성능감소를최소화하는멀티코어장치및 멀티코어장치의작업스케줄링방법이개시된다. 일측면에따른멀티코어장치는작업스케줄러에의해할당된작업을처리하는코어및 액티브사이클개수및 스톨사이클개수중의적어도하나를기초로, 코어에작업을할당하는작업스케줄러를포함할수 있다.

公开(公告)号：KR1020140126195A

公开(公告)日：2014-10-30

申请号：KR1020130044435

申请日：2013-04-22

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  류수정 ,  조연곤

IPC: G06F9/30 ,  G06F9/38

CPC classification number: G06F9/466 ,  G06F8/45 ,  G06F9/3836 ,  G06F9/3851 ,  G06F9/3853 ,  G06F9/3887 ,  G06F9/3891

Abstract: 배치 쓰레드 처리 기반의 프로세서에 관한 것으로, 일 실시예에 따른 프로세서는 중앙 레지스터 파일 및 둘 이상의 기능 유닛과 중앙 레지스터 파일에 액세스하기 위한 하나 이상의 포트를 포함하는 하나 이상의 기능 유닛 배치를 포함하고, 기능 유닛 배치 각각은 하나 이상의 인스트럭션을 포함하는 인스트럭션 배치를 수행하되 인스트럭션 배치 내의 하나 이상의 인스트럭션을 순차적으로 수행할 수 있다.

Abstract translation: 本发明涉及一种基于批处理线程处理的处理器。 根据实施例，处理器包括：一个或多个功能单元批次，其包括中央寄存器文件，两个或多个功能单元以及用于访问中央寄存器文件的一个或多个端口。 每个功能单元批次执行包括一个或多个指令的指令批次，并且能够按顺序执行指令批中的一个或多个指令。

公开(公告)号：KR1020140097651A

公开(公告)日：2014-08-07

申请号：KR1020130009326

申请日：2013-01-28

Applicant: 삼성전자주식회사

Inventor： 서웅 ,  조연곤 ,  류수정

IPC: G06F9/46 ,  G06F9/30

CPC classification number: G06F15/8015 ,  G06F9/30058 ,  G06F9/3804 ,  G06F9/3851 ,  G06F9/3887 ,  G06F9/3889

Abstract: The present invention relates to a processor supporting a multi-mode. The processor according to an embodiment includes: two or more front end units; processing elements more than the front end units; and a control unit which enables a processing element to process a command by using two or more currently activated front end units when a thread divergence occurs by condition branching, otherwise sets control information to process the command by using one activated front end unit.

Abstract translation: 本发明涉及支持多模式的处理器。 根据实施例的处理器包括：两个或更多个前端单元; 处理元件多于前端单元; 以及控制单元，当通过条件分支发生线程发散时，能够通过使用两个或更多个当前激活的前端单元来处理命令，否则设置控制信息以通过使用一个激活的前端单元来处理命令。

公开(公告)号：KR1020130126555A

公开(公告)日：2013-11-20

申请号：KR1020130053940

申请日：2013-05-13

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  조연곤 ,  류수정

IPC: G06F9/06 ,  G06F9/30

CPC classification number: G06F15/7867 ,  H03M7/30 ,  Y02D10/12 ,  Y02D10/13

Abstract: A coarse-grained reconfigurable processor having an improved code decompression rate and a code decompression method for the same are disclosed to reduce the capacity of a configuration memory and reduce the power consumption in a processor chip. The coarse-grained reconfigurable processor includes: a configuration memory unit which stores reconfiguration information and includes a header unit for storing a compression mode indicator and a compressed code for each of a plurality of units and a body for storing at least one uncompressed code; a decompression unit which specifies a code corresponding to each of the plurality of units among at least one uncompressed code within the body based on the compression mode indicator and the compressed code within the header unit; and a reconfiguration unit which includes a plurality of processing elements and reconfigures the data paths of the plurality of the processing elements based on the code corresponding to each unit. [Reference numerals] (100) Configuration memory unit;(110) Decompression unit;(120) Reconfiguration unit

Abstract translation: 公开了一种具有改进的代码解压缩率和用于其的代码解压缩方法的粗粒度可重构处理器，以减少配置存储器的容量并降低处理器芯片中的功耗。 粗粒度可重构处理器包括：配置存储器单元，其存储重新配置信息，并且包括用于存储多个单元中的每一个的压缩模式指示符和压缩代码的标题单元和用于存储至少一个未压缩代码的主体; 解压缩单元，其基于所述压缩模式指示符和所述标题单元内的所述压缩码，在所述身体内的至少一个未压缩码中指定与所述多个单元中的每一个对应的代码; 以及重新配置单元，其包括多个处理元件，并且基于与每个单元相对应的代码重新配置多个处理元件的数据路径。 （附图标记）（100）配置存储单元;（110）减压单元;（120）重新配置单元

公开(公告)号：KR1020090046609A

公开(公告)日：2009-05-11

申请号：KR1020070112852

申请日：2007-11-06

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 박일현 ,  류수정 ,  유동훈 ,  서동관 ,  김정욱 ,  장춘기

IPC: G06F13/00 ,  G06F12/00

CPC classification number: G06F9/3824 ,  G06F9/383 ,  G06F9/3885

Abstract: 프로세서 및 메모리 관리 방법이 제공된다. 본 발명의 프로세서는 프로세서 코어, 싱글 포트를 경유하여 상기 프로세서 코어와 데이터를 송수신하고, 상기 프로세서 코어에 의해 억세스된 데이터를 저장하는 캐쉬, 및 복수의 멀티 포트 중 하나 이상을 경유하여 상기 프로세서 코어와 데이터를 송수신하는 스크래치패드 메모리를 포함하는 것을 특징으로 하며, 이를 통해 다수의 로드/스토어 명령의 처리를 용이하게 할 수 있다.
캐쉬, 스크래치패드 메모리, SPM

公开(公告)号：KR1020090027879A

公开(公告)日：2009-03-18

申请号：KR1020070093045

申请日：2007-09-13

Applicant: 삼성전자주식회사

Inventor： 박일현 ,  유동훈 ,  서동관 ,  류수정 ,  김정욱

IPC: G06F9/32 ,  G06F9/26 ,  G06F9/28

CPC classification number: G06F9/3808 ,  G06F9/322 ,  G06F12/0862 ,  G06F12/0875 ,  G06F2212/6028

Abstract: A method of managing an instruction cache and a processor using the same are provided to solve cache miss to be generated without using a prediction algorithm. A processor core(110) has the first active mode and the second active mode. An instruction cache(120) detects cache miss during the second active mode by tracing the first instruction that the processor core performs during the first active mode. The instruction cache produces a fake program counter. The instruction cache traces the first instruction in advance by changing a value of the fake program counter. If the cache miss about the first instruction is detected, the instruction cache receives the first instruction from an external memory(150). The instruction cache stores the first instruction received from the external memory.

Abstract translation: 提供管理指令高速缓存的方法和使用其的处理器，以解决在不使用预测算法的情况下生成高速缓存未命中。 处理器核心（110）具有第一活动模式和第二活动模式。 指令高速缓存（120）通过在第一活动模式期间跟踪处理器核心执行的第一指令来检测在第二活动模式期间的高速缓存未命中。 指令缓存产生一个假的程序计数器。 指令高速缓存通过改变假程序计数器的值来提前跟踪第一条指令。 如果检测到关于第一指令的高速缓存未命中，则指令高速缓存从外部存储器（150）接收第一指令。 指令高速缓存存储从外部存储器接收的第一指令。

公开(公告)号：KR100781358B1

公开(公告)日：2007-11-30

申请号：KR1020050099901

申请日：2005-10-21

Applicant: 삼성전자주식회사

Inventor： 김홍석 ,  김정욱 ,  김석진 ,  류수정

IPC: G06F9/22 ,  G06F9/00

CPC classification number: G06F9/325 ,  G06F9/3879

Abstract: 본 발명은 데이터 처리 시스템 및 데이터 처리방법에 관한 것이다. 본 발명에 따른 데이터 처리 시스템은, 프로그램을 수행하는 프로세서 코어와, 복수개의 데이터 처리셀로 구성된 어레이부를 포함하고, 소정의 구성 비트 집합(set of configuration bits)에 따라 어레이부를 구성하여 프로그램에 포함된 소정 루프를 수행하는 루프 가속기 및, 프로그램 수행 중에 사용되는 데이터를 프로세서 코어와 루프 가속기 사이에서 공유시키는 중앙 레지스터 파일을 포함하며, 루프 가속기는 루프의 수행 중 중앙 레지스터 파일과의 데이터 교환 여부에 따라 어레이부의 구성을 적어도 3개의 단계로 나누어 재구성한다. 이에 의해, 루프 수행 중에 루프 가속기와 중앙 레지스터 파일 사이의 데이터 교환을 위해 사용되는 라우팅 리소스의 불필요한 점유를 줄일 수 있다.
중앙 레지스터 파일, 프로세서 코어, 루프, 프로그램, 가속기

公开(公告)号：KR1020070080089A

公开(公告)日：2007-08-09

申请号：KR1020060011200

申请日：2006-02-06

Applicant: 삼성전자주식회사

Inventor： 임근수 ,  김정욱 ,  류수정 ,  박정근 ,  유정준 ,  유동훈 ,  임채석 ,  이재돈 ,  김희석

IPC: G06F9/48

CPC classification number: H03K19/177 ,  G06F9/4812

Abstract: A method and a device for handing an interrupt in a reconfigurable array are provided to efficiently handle the interrupt if the interrupt is generated in a computing device including the reconfigurable array. The reconfigurable array(406) includes a plurality of processing units. An interrupt handler stores a value of a register used for handling the interrupt request and restores the value of the register after an interrupt service for the interrupt request is performed. If the interrupt request is generated during operation of the reconfigurable array, the operation of the reconfigurable array is paused by stopping inputting clock to the reconfigurable array. If the interrupt service for the interrupt request is finished, the operation of the reconfigurable array is resumed by restarting inputting the clock to the reconfigurable array.

Abstract translation: 提供了用于在可重构阵列中处理中断的方法和装置，用于在包括可重构阵列的计算装置中产生中断时有效地处理该中断。 可重配置阵列（406）包括多个处理单元。 中断处理程序存储用于处理中断请求的寄存器的值，并在执行中断请求的中断服务后恢复寄存器的值。 如果在可重配置阵列的操作期间产生中断请求，则通过停止向可重构阵列输入时钟来暂停可重配置阵列的操作。 如果中断请求的中断服务完成，则通过重新启动将时钟输入到可重配置阵列来恢复重新配置阵列的操作。

公开(公告)号：KR100730280B1

公开(公告)日：2007-06-19

申请号：KR1020050117868

申请日：2005-12-06

Applicant: 삼성전자주식회사

Inventor： 류수정 ,  김정욱 ,  김석진 ,  김홍석

IPC: G06F13/00 ,  G06F15/163 ,  G06F15/16

CPC classification number: G06F17/5054 ,  G06F9/381 ,  G06F15/7867 ,  Y02D10/12 ,  Y02D10/13

Abstract: 본 발명은 재구성 프로세서에서 루프 버퍼를 최적화하기 위한 장치 및 방법에 관한 것으로서, 상기 재구성 프로세서는, 각 PU(Processing Unit)에 일정 연산의 수행을 위한 구성 비트들을 제공하는 구성 메모리 이외에 딜레이 연산 여부를 알려주는 유효 정보 메모리를 가진다. 상기 PU에서는 딜레이 제어부가 상기 유효 정보 메모리로부터 전달되는 비트 정보(VALID)를 참조하여 다음 연산이 딜레이 연산인지를 결정함에 따라, 딜레이 연산에 대하여는 PE(Processing Element)의 실행이 디스에이블되고, 또한 루프 버퍼가 상기 구성 메모리에서 전달된 구성 비트들을 상기 PE로 전달하지 않는다. 따라서, 딜레이 연산을 지정하는 구성 비트들을 상기 루프 버퍼에 저장할 필요가 없다.
재구성 프로세서(Reconfigurable Processor), 루프 버퍼, 구성 메모리, 루프 카운터