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公开(公告)号：KR1020110100070A
公开(公告)日：2011-09-09
申请号：KR1020100019154
申请日：2010-03-03
Applicant: 삼성전자주식회사
CPC classification number: G06F17/5045 , G06F9/44 , G06F17/50 , G06F17/5022 , G06F2217/68
Abstract: 멀티코어 시스템의 성능을 향상시킬 수 있도록 멀티코어 시스템의 구조 배치를 자동으로 변경하면서 시뮬레이션하는 기술이 제공된다. 일 실시예에 따른 재구성 가능한 프로세서 코어를 사용하는 멀티코어 시스템의 시뮬레이터는 시스템의 구조가 정의된 파일을 입력받아 그에 기술된 각 컴포넌트를 컴포넌트 라이브러리로부터 선택하고, 선택된 컴포넌트를 시뮬레이터에 미리 저장된 데이터 구조에 채워 넣어 멀티코어 시스템의 구조 모델을 생성부와 구조 모델을 기초로 응용 프로그램을 실행하고 그 결과를 출력하는 시뮬레이션 엔진을 포함한다. 이에 따라, 설정된 성능에 최적화된 멀티코어 시스템의 구조를 결정할 수 있다. 또한, 시뮬레이션의 과정이 간소화된다.
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公开(公告)号：KR1020100116413A
公开(公告)日：2010-11-01
申请号：KR1020090035100
申请日：2009-04-22
Applicant: 삼성전자주식회사
CPC classification number: G06F13/24
Abstract: PURPOSE: A reconfigurable processor and a method for handling interrupt thereof are provided to promptly process an interrupt request by securing some PE for interrupt handling when the interrupt request happens. CONSTITUTION: A CGA(Coarse-Grained Array)(101) includes plural PEs(Processing Elements), and a host processor(102) shares at least one PE with the CGA. A controller(103) designates at least one PE additionally. When an interrupt request happens while a loop operation is executed in the CGA, the controller allows the designated PE to process the interrupt request. A central register file(202) stores the processing result of the CGA and the host processor.
Abstract translation: 目的：提供可重构处理器和处理其中断的方法，以便在中断请求发生时通过保护一些PE进行中断处理来迅速处理中断请求。 构成：CGA（粗粒子阵列）（101）包括多个PE（处理元件），并且主处理器（102）与CGA共享至少一个PE。 控制器（103）另外指定至少一个PE。 当在CGA中执行循环操作时发生中断请求时，控制器允许指定的PE处理中断请求。 中央寄存器文件（202）存储CGA和主处理器的处理结果。
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公开(公告)号：KR1020100098052A
公开(公告)日：2010-09-06
申请号：KR1020090017028
申请日：2009-02-27
Applicant: 삼성전자주식회사
CPC classification number: G06F9/3836 , G06F9/327 , G06F9/30192 , G06F9/30196 , G06F9/3895 , G06F9/3897 , G06F9/4887 , G06F9/4893
Abstract: PURPOSE: An interrupt handling apparatus and method for an equal-model processor, and a processor including the interrupt handling apparatus are provided to promptly process an interrupt by processing an interrupt in the processor. CONSTITUTION: A remaining latency updater(14) compares a current latency with a residual latency. If the current latency is larger than the residual latency, the residual latency updating unit updates the residual latency to the value of the current latency. An interrupt support determiner(16) outputs a signal for indicating the interrupt support based on the residual latency. If the residual latency is larger than 1, the interrupt support determination unit outputs an interrupt non-support flag.
Abstract translation: 目的：提供一种用于等模型处理器的中断处理装置和方法，以及包括中断处理装置的处理器，通过处理处理器中的中断来及时处理中断。 构成：剩余的延迟更新器（14）将当前延迟与剩余延迟进行比较。 如果当前延迟大于剩余延迟，则剩余延迟更新单元将剩余延迟更新为当前等待时间的值。 中断支持确定器（16）基于剩余延迟输出用于指示中断支持的信号。 如果剩余延迟大于1，则中断支持确定单元输出中断非支持标志。
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公开(公告)号：KR101647817B1
公开(公告)日：2016-08-24
申请号：KR1020100029379
申请日：2010-03-31
Applicant: 삼성전자주식회사
CPC classification number: G06F17/5054 , G06F17/5022 , G06F17/5077
Abstract: 응용프로그램을실행하는프로세서의성능을평가하거나혹은해당프로세서에최적으로실행가능한응용프로그램을작성하기위해사용되는프로세서시뮬레이션기술이개시된다. 다수의기능유닛을포함하는재구성가능한프로세서의시뮬레이션장치는피연산자를생성하는기능유닛과그 피연산자를소모하는기능유닛간의라우팅경로를큐(queue)로표현하여프로세서를모델링한다. 이러한큐의싸이즈는기능유닛들간의라우팅지연에관한정보와, 스케쥴러로부터수신한모듈로스케쥴링(modulo scheduling)에따른순환루프(iteration loop)의스테이지정보(stage information)를기초로결정된다. 각라우팅큐의동작에대한호스트향바이너리코드를저장하는모델링코드 DB가구비되고, 바이너리파일대신에대응하는호스트향바이너리코드를실행하여시뮬레이션한다.
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公开(公告)号：KR101646768B1
公开(公告)日：2016-08-09
申请号：KR1020090017028
申请日：2009-02-27
Applicant: 삼성전자주식회사
CPC classification number: G06F9/3836 , G06F9/327
Abstract: 이퀄-모델프로세서를위한인터럽트지원판정장치및 판정방법과그 판정장치를포함하는프로세서가개시된다. 인터럽트지원판정장치는프로세서디코더에이슈된명령어가복수레이턴시명령어인지를판정하고, 복수레이턴시명령어인경우에는현재레이턴시와잔여레이턴시를비교하여전자가후자보다더 크면잔여레이턴시를업데이트한다. 그리고인터럽트지원판정장치는잔여레이턴시가 1보다크지않은경우에는프로세서에서인터럽트의처리를허용하는신호를출력하고, 잔여레이턴시가 1보다큰 경우에는프로세서에서인터럽트의처리를허용하지않는신호를출력한다. 이퀄-모델프로세서는이러한인터럽트지원판정장치가구비된하나의기능유닛을포함하거나또는각각인터럽트지원판정장치가구비된복수의기능유닛을포함할수 있으며, 후자의경우에모든기능유닛에서인터럽트의처리를지원해야인터럽트가처리될수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020090046609A
公开(公告)日：2009-05-11
申请号：KR1020070112852
申请日：2007-11-06
Applicant: 삼성전자주식회사 , 재단법인서울대학교산학협력재단
CPC classification number: G06F9/3824 , G06F9/383 , G06F9/3885
Abstract: 프로세서 및 메모리 관리 방법이 제공된다. 본 발명의 프로세서는 프로세서 코어, 싱글 포트를 경유하여 상기 프로세서 코어와 데이터를 송수신하고, 상기 프로세서 코어에 의해 억세스된 데이터를 저장하는 캐쉬, 및 복수의 멀티 포트 중 하나 이상을 경유하여 상기 프로세서 코어와 데이터를 송수신하는 스크래치패드 메모리를 포함하는 것을 특징으로 하며, 이를 통해 다수의 로드/스토어 명령의 처리를 용이하게 할 수 있다.
캐쉬, 스크래치패드 메모리, SPM-
公开(公告)号：KR1020090027879A
公开(公告)日：2009-03-18
申请号：KR1020070093045
申请日：2007-09-13
Applicant: 삼성전자주식회사
CPC classification number: G06F9/3808 , G06F9/322 , G06F12/0862 , G06F12/0875 , G06F2212/6028
Abstract: A method of managing an instruction cache and a processor using the same are provided to solve cache miss to be generated without using a prediction algorithm. A processor core(110) has the first active mode and the second active mode. An instruction cache(120) detects cache miss during the second active mode by tracing the first instruction that the processor core performs during the first active mode. The instruction cache produces a fake program counter. The instruction cache traces the first instruction in advance by changing a value of the fake program counter. If the cache miss about the first instruction is detected, the instruction cache receives the first instruction from an external memory(150). The instruction cache stores the first instruction received from the external memory.
Abstract translation: 提供管理指令高速缓存的方法和使用其的处理器，以解决在不使用预测算法的情况下生成高速缓存未命中。 处理器核心（110）具有第一活动模式和第二活动模式。 指令高速缓存（120）通过在第一活动模式期间跟踪处理器核心执行的第一指令来检测在第二活动模式期间的高速缓存未命中。 指令缓存产生一个假的程序计数器。 指令高速缓存通过改变假程序计数器的值来提前跟踪第一条指令。 如果检测到关于第一指令的高速缓存未命中，则指令高速缓存从外部存储器（150）接收第一指令。 指令高速缓存存储从外部存储器接收的第一指令。
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公开(公告)号：KR101358371B1
公开(公告)日：2014-02-04
申请号：KR1020070129136
申请日：2007-12-12
Applicant: 삼성전자주식회사
CPC classification number: G06F17/5022
Abstract: 전력 시뮬레이션 방법 및 전력 시뮬레이터가 제공된다. 본 발명의 전력 시뮬레이터는 코어스 그레인 어레이에서 수행되는 인스트럭션의 수행에 대한 정적 정보를 추출하는 정적 정보 추출부, 상기 인스트럭션의 수행에 대한 동적 정보를 추출하는 동적 정보 추출부, 및 상기 정적 정보 및 상기 동적 정보에 기초하여 상기 프로세서의 추정 전력을 계산하는 계산부를 포함하는 것을 특징으로 하며, 이를 통해 시뮬레이션 과정의 시간을 단축할 수 있다.
전력 시뮬레이션, 동적 정보, 정적 정보-
公开(公告)号：KR1020110109590A
公开(公告)日：2011-10-06
申请号：KR1020100029379
申请日：2010-03-31
Applicant: 삼성전자주식회사
CPC classification number: G06F17/5054 , G06F17/5022 , G06F17/5077 , G06F9/45504 , G06F9/45508
Abstract: 응용 프로그램을 실행하는 프로세서의 성능을 평가하거나 혹은 해당 프로세서에 최적으로 실행 가능한 응용 프로그램을 작성하기 위해 사용되는 프로세서 시뮬레이션 기술이 개시된다. 다수의 기능 유닛을 포함하는 재구성 가능한 프로세서의 시뮬레이션 장치는 피연산자를 생성하는 기능 유닛과 그 피연산자를 소모하는 기능 유닛 간의 라우팅 경로를 큐(queue)로 표현하여 프로세서를 모델링한다. 이러한 큐의 싸이즈는 기능 유닛들간의 라우팅 지연에 관한 정보와, 스케쥴러로부터 수신한 모듈로 스케쥴링(modulo scheduling)에 따른 순환 루프(iteration loop)의 스테이지 정보(stage information)를 기초로 결정된다. 각 라우팅 큐의 동작에 대한 호스트향 바이너리 코드를 저장하는 모델링 코드 DB가 구비되고, 바이너리 파일 대신에 대응하는 호스트향 바이너리 코드를 실행하여 시뮬레이션한다.
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