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公开(公告)号：WO2019066183A1
公开(公告)日：2019-04-04
申请号：PCT/KR2018/005635
申请日：2018-05-16
Applicant: 삼성전자주식회사
Abstract: 전자 장치가 개시된다. 본 전자 장치는 스토리지 및 스토리지에 저장된 대상 데이터에 커널 데이터가 적용되는 간격을 나타내는 스트라이드(stride) 정보에 기초하여 대상 데이터 및 커널 데이터를 컨볼루션(convolution) 연산하는 프로세서를 포함하며, 프로세서는 제1 스트라이드 정보에 기초하여 대상 데이터를 복수의 서브 데이터로 분할하고, 제1 스트라이드 정보와 상이한 제2 스트라이드 정보에 기초하여 복수의 서브 데이터 및 복수의 서브 데이터에 각각 대응되는 복수의 서브 커널 데이터를 컨볼루션 연산하며, 복수의 연산 결과를 병합하고, 복수의 서브 커널 데이터는 제1 스트라이드 정보에 기초하여 커널 데이터가 분할된 데이터이며, 제2 스트라이드 정보는 대상 데이터에 커널 데이터가 적용되는 간격이 1일 수 있다.
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公开(公告)号：KR1020090046609A
公开(公告)日：2009-05-11
申请号：KR1020070112852
申请日：2007-11-06
Applicant: 삼성전자주식회사 , 재단법인서울대학교산학협력재단
CPC classification number: G06F9/3824 , G06F9/383 , G06F9/3885
Abstract: 프로세서 및 메모리 관리 방법이 제공된다. 본 발명의 프로세서는 프로세서 코어, 싱글 포트를 경유하여 상기 프로세서 코어와 데이터를 송수신하고, 상기 프로세서 코어에 의해 억세스된 데이터를 저장하는 캐쉬, 및 복수의 멀티 포트 중 하나 이상을 경유하여 상기 프로세서 코어와 데이터를 송수신하는 스크래치패드 메모리를 포함하는 것을 특징으로 하며, 이를 통해 다수의 로드/스토어 명령의 처리를 용이하게 할 수 있다.
캐쉬, 스크래치패드 메모리, SPM-
公开(公告)号：KR101312281B1
公开(公告)日：2013-09-30
申请号：KR1020070112852
申请日：2007-11-06
Applicant: 삼성전자주식회사 , 재단법인서울대학교산학협력재단
CPC classification number: G06F9/3824 , G06F9/383 , G06F9/3885
Abstract: 프로세서 및 메모리 관리 방법이 제공된다. 본 발명의 프로세서는 프로세서 코어, 싱글 포트를 경유하여 상기 프로세서 코어와 데이터를 송수신하고, 상기 프로세서 코어에 의해 억세스된 데이터를 저장하는 캐쉬, 및 복수의 멀티 포트 중 하나 이상을 경유하여 상기 프로세서 코어와 데이터를 송수신하는 스크래치패드 메모리를 포함하는 것을 특징으로 하며, 이를 통해 다수의 로드/스토어 명령의 처리를 용이하게 할 수 있다.
캐쉬, 스크래치패드 메모리, SPM-
公开(公告)号：KR102210997B1
公开(公告)日：2021-02-02
申请号：KR1020140029203
申请日：2014-03-12
Applicant: 삼성전자주식회사
IPC: G06F9/30
Abstract: VLIW 명령어를처리하는방법및 장치가제공된다. 복수의슬롯들각각에대해 VLIW 명령어가할당되는지여부에대한정보를포함하고있는연산할당명령어를획득하고, 획득한연산할당명령어를기초로 VLIW 명령어가상기복수의슬롯들각각에할당되는지여부에대한정보를포함하는데이터베이스를갱신하며, 갱신된데이터베이스에기초하여, 적어도하나의 VLIW 명령어를상기복수의슬롯들각각에할당함으로써, VLIW 명령어로구성되는코드를효과적으로압축할수 있다.
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公开(公告)号：KR101912427B1
公开(公告)日：2018-10-29
申请号：KR1020110133197
申请日：2011-12-12
Applicant: 삼성전자주식회사
Inventor： 서동관
IPC: G06F15/80
CPC classification number: G06F15/7867 , G06F9/3001 , G06F9/3867
Abstract: 유연한설계조건및 확장성을가지며고주파환경에서자원을효율적으로이용할수 있는미니코어(mini core) 기반의재구성가능프로세서기술이제공된다. 일양상에따른재구성가능프로세서는, 제 1 연산소자그룹(first group of operation elements)을포함하는제 1 펑션유닛(first function unit), 제 1 연산소자그룹과상이한제 2 연산소자그룹(second group of operation elements)을포함하는제 2 펑션유닛(second function unit), 및제 1 및제 2 펑션유닛을연결하기위한내부네트워크를포함하는다수의미니코어(mini core), 및각각의미니코어들을연결하기위한외부네트워크를포함할수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020170071872A
公开(公告)日：2017-06-26
申请号：KR1020150180044
申请日：2015-12-16
Applicant: 삼성전자주식회사
CPC classification number: G06F13/161 , G11C7/1072
Abstract: 메모리컨트롤러가개시된다. 메모리컨트롤러는, 메인메모리와통신을수행하는통신모듈및 상기메인메모리에대한액세스요청(access request)에대응되는응답(response)이수신된시간에기초하여상기요청의레이턴시(latency)를판단하고, 상기판단된레이턴시와기설정된레이턴시를비교하여비교결과에대응되는동작을수행하는프로세서를포함한다.
Abstract translation: 公开了一种存储器控制器。 的存储器控制器，对应于所述通信模块和用于访问请求的时间yisusin响应（响应）的基础上，所述主存储器（访问请求），以执行主存储器和通信确定该请求的等待时间（等待时间），则 以及处理器，用于将确定的等待时间与预设的等待时间进行比较，并执行与比较结果对应的操作。
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公开(公告)号：KR1020130105183A
公开(公告)日：2013-09-25
申请号：KR1020120027401
申请日：2012-03-16
Applicant: 삼성전자주식회사
CPC classification number: G06F11/3604 , G06F8/4452 , G06F11/3664 , G06F17/5027
Abstract: PURPOSE: Verification support device and method are provided to improve the verification accuracy and performance by masking invalid operation mapped in prologue and epilogue of a loop by modulo scheduling of a coarse grained array (CGA) based processor. CONSTITUTION: An invalid operation judgment unit (110) judges invalid operation from a source code scheduling result. A masking hint generation unit (120) generates a masking hint for invalid operation. The invalid operation is operation mapped in a prologue or an epilogue of a loop according to modulo scheduling of a compiler. A reconfigurable processor is a CGA based processor. A masking hint (121) includes ID information of a functional unit in which cycle number and invalid operation are mapped from the prologue or the epilogue. [Reference numerals] (110) Invalid operation judgment unit; (120) Masking hint generation unit; (121) Hint; (201) Scheduling result
Abstract translation: 目的：提供验证支持设备和方法，以通过基于粗粒度阵列（CGA）的处理器的模调度来掩蔽映射到循环序列和结尾的无效操作来提高验证精度和性能。 构成：无效操作判断单元（110）根据源代码调度结果判断无效操作。 屏蔽提示生成单元（120）生成用于无效操作的屏蔽提示。 根据编译器的模调度，无效操作是在循环的序言或结尾进行映射的操作。 可重构处理器是基于CGA的处理器。 掩蔽提示（121）包括从序列或结尾映射循环次数和无效操作的功能单元的ID信息。 （附图标记）（110）无效操作判断单元; （120）屏蔽提示生成单元; （121）提示; （201）调度结果
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公开(公告)号：KR1020130066400A
公开(公告)日：2013-06-20
申请号：KR1020110133197
申请日：2011-12-12
Applicant: 삼성전자주식회사
Inventor： 서동관
IPC: G06F15/80
CPC classification number: G06F15/7867 , G06F9/3001 , G06F9/3867
Abstract: PURPOSE: A performable processor and a mini core thereof are provided to increase performance and minimize unnecessary resource consumption in a high frequency environment by distributing the whole computing power to function units and designing the mini core by combining the function units. CONSTITUTION: A mini core(200) includes function units(201,202) having different computing power and includes operation elements(210a,210b). The computing power of the function units is defined based on a kind of the operation elements. The mini core includes an internal network(203) for connecting the function units. The mini core has the whole computing power according to the combination of the computing power of the function units. [Reference numerals] (210a) Operation element A; (210b) Operation element B; (210c) Operation element C; (210d) Operation element D
Abstract translation: 目的：提供可执行的处理器及其迷你内核，以通过将功能单元分配整个计算能力并通过组合功能单元来设计迷你核心来提高性能并最大程度地减少高频环境中不必要的资源消耗。 构成：迷你核（200）包括具有不同计算能力的功能单元（201,202），并且包括操作元件（210a，210b）。 功能单元的计算能力基于操作元件的种类来定义。 迷你核心包括用于连接功能单元的内部网络（203）。 微型核心根据功能单元的计算能力结合，具有整体运算能力。 （附图标记）（210a）操作元件A; （210b）操作元件B; （210c）操作元件C; （210d）操作元件D
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公开(公告)号：KR102248846B1
公开(公告)日：2021-05-06
申请号：KR1020150154758
申请日：2015-11-04
Applicant: 삼성전자주식회사
Abstract: 메모리접근주소에의해데이터들을메모리에서읽고, 읽은데이터들중 동일한메모리의주소를가지는데이터를확인하고, 확인된데이터들중 하나를제외한나머지데이터들에대하여마스킹을하고, 확인된데이터를이용하여보정값을생성하고, 데이터들및 보정값을이용하여연산하고, 마스킹하지않은데이터에대해연산한데이터를메모리에저장하는, 데이터를병렬처리하는방법및 이를위한장치가개시된다.
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公开(公告)号：KR1020170060843A
公开(公告)日：2017-06-02
申请号：KR1020150165555
申请日：2015-11-25
Applicant: 삼성전자주식회사
CPC classification number: G06F9/3802 , G06F9/3001 , G06F9/30043 , G06F9/3016 , G06F9/3824 , G06F9/3853 , G06F15/7839
Abstract: VLIW 인터페이스장치및 제어방법이개시된다. VLIW 인터페이스장치는명령어및 데이터를저장하는메모리, 명령어및 데이터를처리하는프로세서를포함하고, 프로세서는메모리로부터명령어을로드하기위해명령어페치요청을출력하는명령페치모듈, 명령페치모듈에로드된명령어을디코딩하는디코더, 디코딩된명령어가연산명령어인경우연산기능을수행하는산술로직모듈, 명령어페치요청또는산술로직모듈로부터입력되는데이터페치요청을스케쥴링하는메모리인터페이스스케쥴러및 스케쥴링된명령어페치요청또는데이터페치요청에따라메모리접근연산을수행하는메모리연산모듈를포함한다.
Abstract translation: 公开了一种VLIW接口设备和控制方法。 VLIW接口装置包括处理存储器的指令和数据用于存储指令和数据的处理器，并且被加载到指令处理器提取模块，指令提取模块，其输出解码myeongryeongeoeul取指令请求，以便从存储器加载myeongryeongeoeul 一个解码器，根据该译码的指令是操作命令的情况下，操作算术逻辑模块，用于执行一个功能时，取指令请求或算术逻辑用于调度取指令从模块，存储器接口的调度器接收到的请求的数据，并调度所述指令获取请求或数据取得请求 以及用于执行存储器访问操作的存储器操作模块。
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