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公开(公告)号：KR1020070080990A
公开(公告)日：2007-08-14
申请号：KR1020060012612
申请日：2006-02-09
Applicant: 삼성전자주식회사
IPC: H04B7/26
CPC classification number: H03M13/2782 , H03M13/6505 , H04B1/66 , H04L1/0052
Abstract: A device for effectively performing deinterleaving in a mobile communication system and a method are provided to carry out deinterleaving by using a minimum number of memories, thereby reducing gates in accordance with usage of wireless buffers. An address generator(490) applies a write address of the first-step deinterleaving generated by considering a transmission time section of the first-step deinterleaving to a write address of the second-step deinterleaving, with regards to data symbols of sequentially inputted physical channels. A memory(480) stores the data symbols according to the write address of the first-step deinterleaving under control of the address generator.
Abstract translation: 提供一种用于在移动通信系统中有效执行解交织的装置和方法，以通过使用最少数量的存储器来执行解交织，从而根据无线缓冲器的使用减少门。 地址生成器（490）对于顺序输入的物理信道的数据符号，将通过考虑第一步解交织的发送时间部分而生成的第一步解交织的写入地址应用于第二步解交织的写入地址 。 存储器（480）在地址发生器的控制下，根据第一步解交织的写入地址存储数据符号。
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公开(公告)号：KR1020070076247A
公开(公告)日：2007-07-24
申请号：KR1020060005406
申请日：2006-01-18
Applicant: 삼성전자주식회사
IPC: H04W28/14
CPC classification number: H04L1/0052 , H04L1/0067 , H04L1/0071
Abstract: An apparatus and a method for processing input/output data in a communication system are provided to execute primary deinterleaving and rate dematching at the same time by adding a controller between two buffers having their respective time intervals. An apparatus for processing input/output data in a communication system comprises the first buffer(410), the second buffer(430), and a controller(480). The first buffer, or an RF buffer inputs and outputs data at the first time intervals. The second buffer, or a decoding input buffer, inputs and stores the output data of the first buffer at the second time intervals. The controller classifies counters according to the second time intervals, detects data according to the first time intervals, and controls an operation for the data input and output of the first and second buffers(410,430). The control part comprises a TTI(Transmission Time Interval) counter(491) and a frame detector(492). The TTI counter classifies counters according to the second time intervals. The frame detector detects frame data according to the first time intervals.
Abstract translation: 提供一种用于处理通信系统中的输入/输出数据的装置和方法，用于通过在具有它们各自的时间间隔的两个缓冲器之间增加控制器来同时执行主去交错和速率分配。 一种用于在通信系统中处理输入/输出数据的装置，包括第一缓冲器（410），第二缓冲器（430）和控制器（480）。 第一缓冲器或RF缓冲器以第一时间间隔输入和输出数据。 第二缓冲器或解码输入缓冲器以第二时间间隔输入和存储第一缓冲器的输出数据。 控制器根据第二时间间隔对计数器进行分类，根据第一时间间隔检测数据，并且控制第一和第二缓冲器（410,430）的数据输入和输出的操作。 控制部分包括TTI（传输时间间隔）计数器（491）和帧检测器（492）。 TTI计数器根据第二个时间间隔对计数器进行分类。 帧检测器根据第一时间间隔检测帧数据。
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公开(公告)号：KR100605811B1
公开(公告)日：2006-08-01
申请号：KR1020040013590
申请日：2004-02-27
Applicant: 삼성전자주식회사
IPC: H04L1/18
CPC classification number: H04B1/707 , H04B2201/70705 , H04B2201/70722 , H04L1/0067 , H04L1/1819 , H04L1/1845
Abstract: 본 발명은 고속 패킷 전송 시스템(HSDPA)의 기지국에서 레이트 매칭(rate matching)되어 송출된 순방향 패킷 데이터를 이동 단말에서 수신하여 디레이트 매칭하는 방법 및 그 장치에 대한 것으로서, 그 기술적 구성은 고속 패킷 전송 시스템의 소정 송신단에서 레이트 매칭된 패킷을 수신하여 디레이트 매칭하는 장치에 있어서, 상기 수신 패킷을 일시 저장하기 위한 수집 버퍼와, 상기 수집 버퍼로부터 출력된 수신 패킷을 미리 정해진 소정 메모리 주소 정보에 따라 저장하는 결합 버퍼와, 상기 송신단에서 송출되는 소정 HARQ 파라미터가 포함된 고속 공용 채널 정보를 디코딩하고 상기 수집 버퍼와 상기 결합 버퍼 사이의 디레이트 매칭 동작을 전반적으로 제어하는 제어부와, 상기 디코딩된 HARQ 파라미터를 근거로 상기 레이트 매칭 시 천공된 비트의 위치 정보가 포함된 상기 메모리 주소 정보를 생성하는 주소 생성부와, 상기 메모리 주소 정보를 저장하는 주소 버퍼와, 상기 제어부의 제어 하에 상기 디레이트 매칭의 수행 전에 상기 천공된 비트의 메모리 주소를 포함하여 상기 결합 버퍼의 메모리 주소에 저장된 적어도 하나의 데이터를 초기화하는 제로 삽입부를 포함하여 구성됨을 특징으로 한다.
따라서 본 발명에 의하면, 고속 패킷 전송 시스템에서 추가적인 버퍼를 사용하거나 전송 클럭을 높이지 않고도 수신단에서 수신된 패킷의 디레이트 매칭 시간을 대폭 단축시킬 수 있는 디레이트 매칭 방법 및 그 장치를 제공할 수 있다.
HARQ, HSDPA, rate matching, derate matching, 버퍼, 메모리, 주소, 시간-
公开(公告)号：KR1020160017254A
公开(公告)日：2016-02-16
申请号：KR1020140099125
申请日：2014-08-01
Applicant: 삼성전자주식회사
IPC: G11C7/22
Abstract: 본발명은스큐보상회로에관한것이다. 본발명의스큐보상회로는, 제1 코드에따라상기제1 데이터를지연하여제2 데이터로출력하는데이터지연부, 제2 코드에따라제1 클럭신호를지연하여제2 클럭신호로출력하는클럭지연부, 선택신호에응답하여클럭신호또는클럭신호의반전신호를제1 클럭신호로출력하는멀티플렉서, 그리고제2 데이터및 제2 클럭신호에응답하여제1 코드, 제2 코드및 선택신호를제어하는제어부로구성된다.
Abstract translation: 本发明涉及一种偏斜补偿电路。 根据本发明，偏斜补偿电路包括：数据延迟单元，其根据第一代码延迟第一数据，以将延迟的数据作为第二数据输出; 时钟延迟单元，其根据第二代码延迟第一时钟信号，以输出延迟的第一时钟信号作为第二时钟信号; 多路复用器，响应于选择信号，输出时钟信号或时钟信号的反相信号作为第一时钟信号; 以及控制单元，其响应于第二数据和第二时钟信号来控制第一代码，第二代码和选择信号。
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公开(公告)号：KR101177135B1
公开(公告)日：2012-08-24
申请号：KR1020060012612
申请日：2006-02-09
Applicant: 삼성전자주식회사
IPC: H04B7/26
Abstract: 본 발명은 이동통신시스템에서 디인터리빙을 효율적으로 수행하는 장치 및 방법을 제공함에 있다.
이러한 본 발명은 이동통신시스템에서 디인터리빙을 수행함에 있어서, 제2단계 디인터리빙 쓰기 주소에 저장될 데이터 심볼을 제1단계 디인터리빙 전송시간구간을 고려하여 생성된 제1단계 디인터리빙의 쓰기 주소에 저장하는 과정과, 상기 저장되어 있는 데이터 심볼을 제1단계 디인터리빙 읽기 주소에 따라 읽어 상기 제1단계 디인터리빙 및 상기 제2 단계 디인터리빙을 동시에 수행하는 과정을 포함하는 것을 특징으로 한다.
디인터리빙, 쓰기 주소, 읽기 주소, 2nd 디인터리빙, 1st 디인터리빙-
Patent Agency Ranking
公开(公告)号：KR1020090029033A
公开(公告)日：2009-03-20
申请号：KR1020070094272
申请日：2007-09-17
Applicant: 삼성전자주식회사
Inventor： 박동욱
CPC classification number: H04L25/0272 , H03K19/018521 , H04L25/028
Abstract: A system for transmitting a differential voltage and a method for driving a transmitting line thereof are provided to prevent current consumption by making a voltage of two transmitting signals transmitted through two transmitting lines identical. A system for transmitting a differential voltage comprises a first transmitting line(221), a second transmitting line(222), a voltage generating unit, and a driving unit. The voltage generating unit generates a first voltage, a second voltage, and a third voltage. The driving unit drives the first transmitting line and the second transmitting line with the first voltage and the second voltage in response to a transmitting signal. When consecutive two transmitting signals have the same level, the driving unit shorts-circuit the first transmitting line and the second transmitting line, drives the first transmitting line and the second transmitting line with the third voltage, and includes a control unit, an output circuit, a first resistor, and a second resistor. The control unit outputs an output enable signal. The output circuit drives the first transmitting line and the second transmitting line with the first voltage and the second voltage in response to the transmitting signal and the output enable signal. The first resistor and the second resistor are serially connected between the first transmitting line and the second transmitting line.
Abstract translation: 提供用于发送差分电压的系统和用于驱动其发送线的方法，以通过使通过两个发送线路发送的两个发送信号的电压相同来防止电流消耗。 用于发送差分电压的系统包括第一传输线（221），第二传输线（222），电压产生单元和驱动单元。 电压产生单元产生第一电压，第二电压和第三电压。 驱动单元响应于发送信号，以第一电压和第二电压来驱动第一发送线路和第二发送线路。 当连续两个发送信号具有相同电平时，驱动单元使第一发送线路和第二发送线路短路，用第三电压驱动第一发送线路和第二发送线路，并且包括控制单元，输出电路 ，第一电阻器和第二电阻器。 控制单元输出一个输出使能信号。 输出电路响应于发送信号和输出使能信号，以第一电压和第二电压来驱动第一发送线路和第二发送线路。 第一电阻器和第二电阻器串联连接在第一传输线和第二传输线之间。
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公开(公告)号：KR100842537B1
公开(公告)日：2008-07-01
申请号：KR1020060005406
申请日：2006-01-18
Applicant: 삼성전자주식회사
IPC: H04W28/14
CPC classification number: H04L1/0052 , H04L1/0067 , H04L1/0071
Abstract: 본 발명은 통신 시스템의 입출력 데이터 처리장치에 관한 것이다. 본 발명은 제1 시간 구간을 가지는 제1 버퍼와 제2 시간 구간을 가지는 제2 버퍼 사이에 시간 구간을 맞춰주는 제어기를 추가한다. 이와 같이 하면 버퍼의 사용을 최소화할 수 있다.
WCDMA, 역다중화, 디인터리빙-
公开(公告)号：KR100594043B1
公开(公告)日：2006-06-30
申请号：KR1020040090237
申请日：2004-11-08
Applicant: 삼성전자주식회사
IPC: H03M13/37
CPC classification number: H03M13/635 , H03M13/2957
Abstract: 본 발명은, 터보 디코더를 위한 고속 입력 버퍼 장치에 있어서,
비트셀 신호에 따라 시스테메틱 심볼 또는 패리티 1,2심볼들을 위한 리드 주소들을 출력하는 리드 먹스와, 상기 리드 주소들에 따라 입력심볼들을 출력하는 컴바이너 버퍼와, 상기 출력된 입력심볼들을 상기 비트 셀 신호에 따라 시스테 메틱 심볼 및 패리티 1,2 심볼들로 구분하여 출력하는 라이트 먹스와, 상기 시스테메틱 심볼들을 위한 리드 주소들을 생성하여 상기 리드 먹스로 제공하는 시스테메틱 주소 발생부와, 상기 라이트 먹스로부터 출력된 패리티 1,2 심볼들에 대해 디-퍼스트 래이트 매칭을 각각 수행하고, 상기 패리티 1,2 심볼들을 위한 리드주소를 생성하여 상기 리드 먹스로 제공하는 제 1 및 제 2 디-퍼스트 래이트 매칭기들과, 상기 라이트 먹스로부터 출력된 시스테메틱 심볼들과 상기 디-퍼스트 래이트 매칭이 수행된 패리티 1,2심볼들을 이용하여, 상기 시스테메틱 심볼들과 상기 패리티 1,2 심볼들을 포함하는 코드워드들을 생성하는 데이터 변환부와, 라이트 주소들에 따라 상기 코드워드들 각각을 해당하는 라이트 주소에 의해 지정되는 메모리 영역에 저장하고, 상기 저장된 코드워드들을 터보 디코더들로 출력하는 더블버퍼 구조의 버퍼클러스터들로 구성되는 입력 버퍼부와, 상기 라이트 주소를 상기 입력 버퍼부로 제공하고, 상기 입력심볼들을 상기 시스테메틱 심볼들 및 상기 패리티1,2 심볼들로 구별하는 비트셀 신호를 상기 라이트 먹스로 제공하는 버퍼제어부를 포함하여 구성되어 복호기 입력 제어를 위해 요구되는 메모리 개수와 면적을 감소시킴으로써, 구 현 시간과 칩 구현 시 오류의 발생 확률 및 전력 소비도 감소시킬 수 있는 효과가 있다.
Turbo Decoder, De-first rate maching, CBS buffer, parallel-
公开(公告)号：KR102234594B1
公开(公告)日：2021-04-05
申请号：KR1020140099125
申请日：2014-08-01
Applicant: 삼성전자주식회사
IPC: G11C7/22
Abstract: 본발명은스큐보상회로에관한것이다. 본발명의스큐보상회로는, 제1 코드에따라상기제1 데이터를지연하여제2 데이터로출력하는데이터지연부, 제2 코드에따라제1 클럭신호를지연하여제2 클럭신호로출력하는클럭지연부, 선택신호에응답하여클럭신호또는클럭신호의반전신호를제1 클럭신호로출력하는멀티플렉서, 그리고제2 데이터및 제2 클럭신호에응답하여제1 코드, 제2 코드및 선택신호를제어하는제어부로구성된다.
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公开(公告)号：KR1020150095500A
公开(公告)日：2015-08-21
申请号：KR1020140016905
申请日：2014-02-13
Applicant: 삼성전자주식회사
CPC classification number: H04L7/0041 , G01R31/31725 , H03K5/131 , H03K2005/00058 , H04L7/0016 , H04L25/14
Abstract: 고속 데이터 인터페이스 장치 및 상기 장치의 스큐 보정 방법이 개시된다. 본 발명의 고속 데이터 송신 장치는 클락 신호를 생성하여 클락 채널을 통해서 전송하는 송신 클락 발생부, 및 디스큐 모드에서는 디스큐 동기 코드 및 테스트 데이터를 생성하고 데이터 채널을 통해 상기 디스큐 동기 코드에 이어 상기 테스트 데이터를 전송하며, 노말 모드에서는 노말 동기 코드에 이어 노말 데이터를 상기 데이터 채널을 통해 전송하는 적어도 하나의 송신 채널부를 포함하며, 상기 노말 동기 코드와 상기 디스큐 동기 코드는 서로 다른 패턴을 가진다.
Abstract translation: 公开了一种高速数据接口装置及其偏斜校正方法。 根据本发明的高速数据发送装置包括：发送时钟生成单元，其生成时钟信号并通过时钟信道发送时钟信号; 以及至少一个传输通道单元，其生成去歪斜同步码和测试数据，并且以偏斜模式通过数据通道发送去歪斜同步码，然后发送测试数据，然后通过数据通道发送正常同步码，然后发送普通数据 在正常模式下。 正常的同步代码和偏移校正同步代码具有不同的模式。
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