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公开(公告)号：KR1020010068656A
公开(公告)日：2001-07-23
申请号：KR1020000000673
申请日：2000-01-07
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: PURPOSE: A method for forming an isolation region of a semiconductor device is provided to prevent the formation of a dent at an outside of a trench by forming a shallow trench isolation region. CONSTITUTION: A pad oxide layer(20) is formed on a semiconductor substrate(10). A silicon layer(35) is formed on the pad oxide layer(20). A trench etching process is performed on the semiconductor substrate(10). An oxide layer(40) is formed from an inner wall of the trench to a surface of the silicon layer(35). An insulating layer(50) is formed on the oxide layer(40). An annealing process is performed on the semiconductor substrate(10). The semiconductor substrate(10) is polished to remove the oxide layer(40) from the surface of the silicon layer(35). The remaining silicon layer(35) is etched. The semiconductor substrate(10) is flattened by removing the oxide layer(45) of a side of the remaining silicon layer(35) and a part of the insulating layer(50).
Abstract translation: 目的：提供一种用于形成半导体器件的隔离区域的方法，以通过形成浅沟槽隔离区域来防止在沟槽的外部形成凹陷。 构成：在半导体衬底（10）上形成衬垫氧化物层（20）。 在衬垫氧化物层（20）上形成硅层（35）。 在半导体衬底（10）上执行沟槽蚀刻工艺。 氧化物层（40）由沟槽的内壁到硅层（35）的表面形成。 绝缘层（50）形成在氧化物层（40）上。 对半导体基板（10）进行退火处理。 抛光半导体衬底（10）以从硅层（35）的表面去除氧化物层（40）。 剩余的硅层（35）被蚀刻。 通过去除剩余硅层（35）的一侧的氧化物层（45）和绝缘层（50）的一部分，使半导体衬底（10）变平。
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公开(公告)号：KR1019990084254A
公开(公告)日：1999-12-06
申请号：KR1019980015853
申请日：1998-05-02
Applicant: 삼성전자주식회사
Inventor： 박형무
IPC: H01L21/768
Abstract: 본 발명에 의한 반도체 소자의 다층 배선 형성방법은, 제 1 금속 배선이 형성되어 있는 반도체 기판 상에 층간 절연막을 형성하고, 이를 평탄화하는 공정과; 상기 제 1 금속 배선의 표면이 소정 부분 노출되도록, 상기 층간 절연막을 선택식각하여 비어 홀을 형성하는 공정과; 상기 비어 홀을 포함한 상기 층간 절연막 상에 소정 두께의 제 1 도전성막을 형성하는 공정과; 상기 제 1 도전성막 상에 소정 두께의 제 2 도전성막을 형성하는 공정; 및 상기 층간 절연막의 표면이 소정 부분 노출되도록 상기 제 1 및 제 2 도전성막을 순차적으로 식각하여, 상기 비어 홀 내에는 도전성 플러그를 형성하고, 그 위에는 "제 1 도전성막/제 2 도전성막" 적층 구조의 제 2 금속 배선을 형성하는 공정으로 이루어져, 도전성 플러그(예컨대, W-플러그) 형성시 별도의 CMP 공정이 필요없게 되므로 공정 단순화와 공정 단가 절감 효과를 동시에 얻을 수 있게 된다.
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公开(公告)号：KR100219533B1
公开(公告)日：1999-09-01
申请号：KR1019970002973
申请日：1997-01-31
Applicant: 삼성전자주식회사
IPC: H01L21/8229
CPC classification number: H01L27/10894 , H01L27/10873 , H01L27/10888 , H01L27/11
Abstract: 임베디드 메모리소자 및 그 제조방법에 대해 기재되어 있다. 이 임베디드 메모리소자는 제1 및 제2 영역을 포함하는 반도체기판의 제1 영역에 형성된 제1 게이트전극과, 제1 게이트전극 일측의 반도체기판에 형성되며, 제1 불순물로 도우프된 제1 드레인과, 제1 게이트전극의 타측의 반도체기판에 형성되며, 제2 불순물로 도우프된 제1 소오스와, 반도체기판의 상기 제2 영역에 형성된 제2 게이트전극과, 제2 게이트전극 양측의 반도체기판에 형성되며, 제3 불순물로 도우프된 제2 소오스/ 드레인과, 반도체기판의 제2 영역에 형성된 제3 게이트전극과, 제3 게이트전극 양측의 반도체기판에 형성되며, 제4 불순물로 도우프된 제3 소오스/ 드레인, 및 제1 내지 제3 게이트전극의 표면과, 제1 드레인, 제2 및 제3 소오스/ 드레인에 형성된 실리사이드층으로 구성된다. 이에 따라, 고속동작을 실현함과 동시에 누설전류가 감소되어 소자의 리프래쉬 특성이 향상된다.
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公开(公告)号：KR1019990061344A
公开(公告)日：1999-07-26
申请号：KR1019970081602
申请日：1997-12-31
Applicant: 삼성전자주식회사
IPC: H01L27/06
Abstract: 본 발명에서 개시하는 메탈-절연막-메탈(MIM) 커페시터의 제조방법은, 반도체 기판상에 소정의 반도체 소자를 형성하고 그 위에 절연막(ILD)을 형성하여 평탄화하고 소자 배선을 위한 콘택홀을 형성하는 단계와, 상기 결과물의 상부에 메탈층과 제 1 유전체막을 순차적으로 형성한 후 패터닝하여 배선 및 하부전극을 동시에 형성하는 단계와, 상기 결과물의 배선층 상부에 남아있는 제 1 유전체막을 제거한 후 상부 전면에 제 2 유전체막을 형성하는 단계와, 그리고 상기 결과물의 상부에 층간절연막을 침적한 후 제 1 유전체막을 식각 스톱핑층으로 사용하여 커패시터와 배선 연결을 위한 콘택홀을 형성하는 단계와, 그리고 상기 결과물 상부에 메탈을 증착한 후 패터닝하여 배선과 상부전극을 동시에 형성하는 단계를 포함한다. 이에 따르면 식각 스톱핑층 등을 적용하여 하부전극에 상부전극을 연결하기 위한 콘택홀의 형성시 과식각에 의한 하부전극의 손상을 방지함으로써 커페시턴스의 전압계수를 줄일 수 있고 공정의 안정화를 이룰 수 있다.
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公开(公告)号：KR100200744B1
公开(公告)日：1999-06-15
申请号：KR1019960047802
申请日：1996-10-23
Applicant: 삼성전자주식회사
IPC: H01L21/82
Abstract: 셀 어레이 영역 및 논리회로 영역을 구비하는 임베디드 메모리 논리소자의 트랜지스터 제조방법이 개시되어 있다. 이 방법은 샐리사이드 공정을 이용하여 논리회로 영역의 트랜지스터를 형성한 후에, 셀 어레이 영역에 낮은 도우즈로 이온주입된 N형의 저농도 소오스/드레인 영역을 구비하는 셀 트랜지스터를 형성함으로써, 소자의 동작속도가 저하되는 것을 방지함은 물론, 셀 트랜지스터의 저농도 N형 소오스/드레인 영역에 이온주입 손상이 가해지는 것을 방지할 수 있다. 이에 따라, 저농도 N형 소오스/드레인 영역의 접합 누설전류 특성을 개선시킬 수 있으므로, 소자의 수율 및 전력소모를 향상시킬 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1019980067101A
公开(公告)日：1998-10-15
申请号：KR1019970002973
申请日：1997-01-31
Applicant: 삼성전자주식회사
IPC: H01L21/8229
Abstract: 임베디드 메모리소자 및 그 제조방법에 대해 기재되어 있다. 이 임베디드 메모리소자는 제1 및 제2 영역을 포함하는 반도체기판의 제1 영역에 형성된 제1 게이트전극과, 제1 게이트전극 일측의 반도체기판에 형성되며, 제1 불순물로 도우프된 제1 드레인과, 제1 게이트전극의 타측의 반도체기판에 형성되며, 제2 불순물로 도우프된 제1 소오스와, 반도체기판의 상기 제2 영역에 형성된 제2 게이트전극과, 제2 게이트전극 양측의 반도체기판에 형성되며, 제3 불순물로 도우프된 제2 소오스/ 드레인과, 반도체기판의 제2 영역에 형성된 제3 게이트전극과, 제3 게이트전극 양측의 반도체기판에 형성되며, 제4 불순물로 도우프된 제3 소오스/ 드레인, 및 제1 내지 제3 게이트전극의 표면과, 제1 드레인, 제2 및 제3 소오스/ 드레인에 형성된 실리사이드층으로 구성된다. 이에 따라, 고속동작을 실현함과 동시에 누설전류가 감소되어 소자의 리프래쉬 특성이 향상된다.
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公开(公告)号：KR1019970018534A
公开(公告)日：1997-04-30
申请号：KR1019950031032
申请日：1995-09-21
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 반도체 메모리 장치의 커패시터 제조방법에 관하여 기재하고 있다. 반도체 기판상에 제1 및 제2절연층을 식각하여 매몰콘택홀을 형성하고, 상기 매몰콘택홀을 매립하는 제1도전층을 형성한 다음, 상기 제2절연층을 제거하고, 그 결과물 상에 습식식각비가 서로 다른 제1, 제2, 제3, 제4물질층 및 제3절연층을 형성한다. 이어서 상기 제1도전층과, 제1, 제2, 제3 및 제4물질층을 상기 제1도전층의 표면이 노출될 때까지 에치백하고, 상기 결과물에 대한 습식식각공정을 진행하여 상기 제1 내지 제4물질층의 일부 표면을 식각함으로써 상기 제1 내지 제4물질층의 표면에 요철모양을 형성하고, 상기 결과물 상에 스토리지 전극 형성을 위한 제2도전층을 형성한 다음, 상기 제1도전층 및 상기 요철모양의 제1 내지 제4물질층 상에만 한정되도록 패터닝한다. 다음에, 상기 제3절연층과 제1 내지제4물질층을 제거하여 스토리지 전극을 형성한다. 따라서, 커패시터의 유효면적을 증가시킬 수 있으며, 커패시터 형성공정이 종래 기술에 비해 단순하다.
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公开(公告)号：KR1019970018424A
公开(公告)日：1997-04-30
申请号：KR1019950031799
申请日：1995-09-26
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본 발명은 저장용량을 증대시킨 커패시터를 구비한 반도체 메모리장치의 제조방법에 관한 것으로서, 그 구성은 반도체기판(10)상에, BPSG등의 제1절연막(12)과 SiON(14)을 차례로 형성하고, 그리고 사진식각으로 콘택홀을 형성하는 공정과 ; 제1저장전극용 폴리실리콘막(16)을 상기 콘택홀에 충진하는 공정과 ; 상기 SiON(14)과 상기 폴리실리콘막(16)상에 소정패턴의 제2절연막(18)을 형성하는 공정과 ; 상기 소정패턴의 감광막(20)을 마스크로 하여 상기 제2절연막(18)을 식각하는 공정과 ; 다시 그 위에 폴리실리콘막(22)과 산화막(24)을 차례로 도포하는 공정과 ; 상기 산화막(24)을 식각하여 상기 폴리실리콘막(22)의 캡형성위치의 홈의 측벽에 스페이서(24a)를 형성하는 공정과 ; 다시 그 위에 폴리실리콘막(26)을 상기 스페이서(24a)에 의해서 정의된 상기 흠내에 충진하고 그리고 상기 제2절연막(18)의 표면이 노출될 때까지 상기 폴리실리콘막(22)을 식각하는 공정을 포함한다. 이 제조방법에 의해, 상기 제1저장전극용 폴리실리콘막기둥내에 상기 스페이서(24a)를 형성하여서, 상기 제1저장전극의 캡(cap)면적을 증대시킬 수 있다. 또한, 상기 BC 콘택을 형성한 다음 저장전극용 폴리실리콘막을 그 콘택홀내에 형성시키므로, 추속하는 제1저장전극의 최종완성시에 발생될 수 있는 브리지의 발생을 방지 할 수 있다.
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公开(公告)号：KR1019970013355A
公开(公告)日：1997-03-29
申请号：KR1019950026918
申请日：1995-08-28
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본 발명은 반도체 소자 제조방법에 관한 것으로 특히 커패시터 용량을 충분히 확보하여 고집적 디램(DRAM) 메모리 소자제조에 적당하도록 한 반도체 소자의 커패시터 제조방법에 관한 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 커패시터 제조방법은 필드산화막이 형성된 반도체 기판에 게이트 전극을 형성하고 상기 게이트 전극 양측 기판에 소오스/드레인 불순물영역을 형성하는 제1 공정과, 상기 게이트 및 소오스/드레인 불순물영역이 형성된 기판 전면에 제1절연막, 제2절연막, 제3절연막을 차례로 형성하는 제2공정과, 상기 소오스 불순물영역상의 제1, 제2, 제3절연막을 선택적 습식 및 건식 식각으로 제거하여 소오스 불순물영역을 노출시킴과 동시에 상기 노출된 소오스 불순물영역 표면을 요철모양으로 패터닝하는 제3공정과, 상기 전면에 제1스토리지 노드 폴리실리콘을 증착하고 상기 소오스 불순물영역 상측 커패시터 형성영역의 제1스토리지 노드 폴리실리콘상에 제4절연막을 형성하는 제4공정과, 상기 제4절 연막이 형성된 기판전면에 제2스토리 노드 폴리실리콘을 선택적으로 제거하여 커패시터의 스토리지 노드를 패터닝하는 제5공정과, 상기 제4, 제3, 제2절연막을 제거함과 동시에 상기 스토리지 노드 표면에 요철을 형성하는 제6공정과, 상기 표면 부위에 요철을 갖는 스토리지 노드가 형성된 기판 전면에 유전체 및 플레이트 전극을 형성하는 제7공정을 포함하여 이루어짐을 특징으로 한다. -
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