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公开(公告)号：KR1019980029257A
公开(公告)日：1998-07-25
申请号：KR1019960048503
申请日：1996-10-25
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로, 본 발명의 목적은 라이트 인에이블시간과 라이트 리커버리의 활성화시간을 유동적으로 변화시킬 수 있는 반도체 메모리 장치를 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 반도체 메모리 장치는 외부클럭에 응답하여 라이트 인에이블신호를 제공하는 라이트 펄스 발생기와; 상기 외부클럭에 응답하여, 상기 외부클럭의 한 주기에서 상기 라이트 인에이블신호가 활성화되는 시간을 뺀 시간동안 활성화되는 라이트 리커버리신호를 제공하는 라이트 리커버리 펄스 발생기와; 상기 라이트 인에이블신호와 데이타 신호에 응답하여 선택된 메모리 셀과 접속된 비트라인쌍을 디벨롭시키고, 상기 라이트 리커버리신호에 응답하여 상기 디벨롭된 비트라인쌍을 제1레벨로 모아주는 드라이버를 구비함을 특징으로 한다.
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公开(公告)号：KR1019980028186A
公开(公告)日：1998-07-15
申请号：KR1019960047184
申请日：1996-10-21
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 버스트 카운터의 제어방법에 관한 것으로, n개의 센스앰프의 갯수만 두배로 증가시켜, 속도는 2
n 개의 센스앰프가 동작한 경우와 동일한 속도를 얻을 수 있는 제어방법이다. 또한 본 발명의 요지는 메모리 쎌 어레이와, 상기 메모리 쎌 어레이를 디코딩하기 위한 디코더와, 상기 메모리 쎌의 데이타를 센싱 및 증폭하기 위한 센스앰프와, 데이타 출력 버퍼로 구성되어 지며 처음에는 외부 어드레스에 의해 쎌이 선택되어 지고, 이후 동작은 내부 어드레스에 의해 제어되는 반도체 메모리 장치의 버스트 카운터 제어방법에 있어서, 상기 센스앰프가 리이드하는 데이타의 갯수보다 두배로 동작하고 출력으로 멀티플렉서에 의해 한개의 출력이 선택되어 지고, 다른 센스앰프의 출력은 다음 싸이클에 의해 선택되어지는 것이다.-
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公开(公告)号：KR1019970029791A
公开(公告)日：1997-06-26
申请号：KR1019950044240
申请日：1995-11-28
Applicant: 삼성전자주식회사
IPC: G11C11/401
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
칩 면적을 축소하기 위한 반도체 메모리 장치의 레이아웃에 관한 것이다.
2. 발명이 해결하려고 하는 기술절 과제
칩 면적을 축소하기 위한 반도체 메모리 장치의 레이아웃을 제공함에 있다.
3. 발명의 해결방법의 요지
칩 내의 상단과 하단에 각기 위치하고 하나의 로우디코더를 공유하며 좌우에는 증폭수단 및 입출력수단이 위치하는 제1, 2, 3, 4셀어레이 블럭과, 상기 제1, 2셀어레이 블럭의 하단과 상기 제3, 4셀어레이 블럭의 상단에 위치하고 상기 셀 어레이 블럭들의 비트라인과 연결되어 상기 비트라인의 데이타 정보를 전송 및 조합하기 위한 패스수단 및 컬럼 디코더와, 상기 각기의 패스수단 및 컬럼 디코더를 서로 연결하기 위한 종단으로 신장하는 다수개의 제1라인부를 가지는 반도체 메모리 장치의 레이아웃에 있어서, 상기 증폭수단 및 입출력수단을 서로 연결하기 위하여 상기 패스수단 및 컬럼 디코더 위로 직교하고, 상기 비트라인과도 직교하는 제2라인부를 버싱시키고, 상기 제1, 2셀어레이 블럭과 상기 제3, 4셀어레이 블럭이 상기 컬럼디코더의 입력이 되 프리디코더의 출력라인과 공유하는 것을 요지로 한다.
4. 발명의 중요한 용도
반도체 메모리 장치의 레이아웃에 적합하다.-
公开(公告)号：KR1019970008209A
公开(公告)日：1997-02-24
申请号：KR1019950021042
申请日：1995-07-18
Applicant: 삼성전자주식회사
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
ESD(Electro static discharge) 테스트시에 발생되는 과전류에 의한 게이트산화막의 파괴가 방지되는 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
게이트와 드레인은 (+)패드에 연결된 제1모오스트랜지스터와 게이트와 드레인은 상기 제1모오스트랜지스터의 소오스와 연결되는 제2모오스트랜지스터와 게이트와 드레인은 상기 제2모오스트랜지스터의 소오스와 연결되는 제3모오스트랜지스터와게이트는 퓨즈소거의 유무에 따라 천이되는 입력신호가 인가되고 드레인은 상기 제3모오스트랜지스터의 소오스와 연결되는 제4모오스트랜지스터와 게이트와 소오스는 상기 (-)패드에 연결되고 드레인은 상기 제3모오스트랜지스터의 소오스와 상기 제4모오스트랜지스터의 드레인이 공통연결되는 제5모오스트랜지스터를 가지는 것을 요지로 한다.
4. 발명의 중요한 용도
패드에 인가되는 높은 전압에 강하된 반도체 메모리 장치의 퓨즈소거의 유무를 확인하기 위한 회로에 적합하다.-
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公开(公告)号：KR1019970001345B1
公开(公告)日：1997-02-05
申请号：KR1019930014463
申请日：1993-07-28
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: G11C7/1057 , G11C7/1051 , H03K19/0013 , H03K19/017527
Abstract: The level shifter comprises a level shifter means to output by converting to a CMOS level inputting data of ECL level and inverted data and a delay means to control the power consumption of the level shift means by feeding back and delaying the output signal of the level shift means. The level shift means comprises: a first and second bipolar transistor having a common emitter connected with a base inputting the output signal and the inverted output signal of a sense amplifier; a first clamp means to clamp the voltage of the first bipolar transistor; a second clamp means to clamp the voltage of the second bipolar transistor; a first and a second pull-up transistor having a source electrode connected to a power source voltage and a gate electrode connected to a collector of the first and the second bipolar transistor respectively; and a current mirror means comprising a third and a forth bipolar transistor.
Abstract translation: 电平移位器包括电平移位器装置，通过转换为输入ECL电平和反相数据的CMOS电平的CMOS电平;以及延迟装置，用于通过反馈和延迟电平移位的输出信号来控制电平移位装置的功耗 手段。 电平移位装置包括：第一和第二双极晶体管，具有与输入输出信号的基极连接的公共发射极和读出放大器的反相输出信号; 第一钳位装置用于钳位第一双极晶体管的电压; 用于钳位第二双极晶体管的电压的第二钳位装置; 第一和第二上拉晶体管，其源极连接到电源电压;以及栅电极，分别连接到第一和第二双极晶体管的集电极; 以及包括第三和第四双极晶体管的电流镜装置。
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公开(公告)号：KR1019950004527A
公开(公告)日：1995-02-18
申请号：KR1019930013091
申请日：1993-07-12
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 본 발명은 리드동작시의 속도를 개선하기 위한 반도체 메모리 장치의 센스 증폭기를 공개한다. 그 회로는 데이타 라인에 연결된 소오스 전극을 가진 제1PMOS트랜지스터, 반전 데이타 라인에 연결된 소오스 전극과 상기 제1PMOS트랜지스터의 게이트 전극에 연결된 드레인 전극과 상기 제1PMOS트랜지스터의 드레인 전극에 연결된 게이트 전극을 가진 제2PMOS트랜지스터, 상기 제1PMOS트랜지스터의 드레인 전극과 상기 제2PMOS트랜지스터의 드레인 전극사이에 연결된 제 1 전류 제한수단, 상기 제1PMOS트랜지스터의 드레인 전극과 접지전압사이에 연결된 제 2 전류 제한수단, 상기 제2PMOS트랜지스터의 드레인 전극과 접지전압사이에 연결된 제 3 전류 제한수단, 전원전압과 상기 제1PMOS틀랜지스터의 소오스 전극사이에 연결된 제 1 정전류원, 전원전압과 상기 제2PMOS트랜지스터의 소오스 전극사이에 연결된 제 2 정전류원을 구비하여 구성되어 있다. 따라서, 데이타 라인의 부하가 큰 경우에 데이타의 센싱 동작속도를 개선할 수 있다.
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公开(公告)号：KR1019940006081B1
公开(公告)日：1994-07-06
申请号：KR1019910019739
申请日：1991-11-07
Applicant: 삼성전자주식회사
IPC: G11C11/40
Abstract: The device consists of a decoder which decodes given incoming addresses, a driver which puts a output signal from the decoder into an input node, and amplifies that signal to drive memory cell, a wordline driver which is inserted between a driver and a decoder and consists of discharge elements to discharge a voltage applied to the input nodes of the driver when the memory cell is unselected, and a capacitor which is inserted between the input nodes of the driver and a ground to restrain the voltage going up when the memory cell is unselected.
Abstract translation: 该装置包括解码给定输入地址的解码器，将解码器的输出信号放入输入节点的驱动器，并放大该信号以驱动存储器单元;插入在驱动器和解码器之间的字线驱动器， 的放电元件，以在不选择存储器单元时放电施加到驱动器的输入节点的电压;以及电容器，其插入在驱动器的输入节点和地之间，以在不选择存储器单元时抑制电压上升 。
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公开(公告)号：KR1019920008763A
公开(公告)日：1992-05-28
申请号：KR1019900016435
申请日：1990-10-16
Applicant: 삼성전자주식회사
IPC: G11C11/413
Abstract: 내용 없음
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