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公开(公告)号：KR100378194B1
公开(公告)日：2003-03-29
申请号：KR1020010008141
申请日：2001-02-19
Applicant: 삼성전자주식회사
IPC: G11C7/00
CPC classification number: G11C7/1093 , G11C7/1078 , G11C7/22 , G11C7/222
Abstract: An integrated circuit device includes a delay circuit that is configured to delay a clock signal and is further configured to generate an output data signal in response to the delayed clock signal and an input data signal. Multiple devices are configured to respectively receive the output data signal in response to the clock signal.
Abstract translation: 集成电路装置包括延迟电路，其被配置为延迟时钟信号，并且还被配置为响应于延迟的时钟信号和输入数据信号而生成输出数据信号。 多个器件被配置为响应于时钟信号分别接收输出数据信号。
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公开(公告)号：KR100319887B1
公开(公告)日：2002-01-10
申请号：KR1019990016008
申请日：1999-05-04
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 테스트모드시출력데이터인비교기의출력이출력되는핀을프로그래머블하게가변시킬수 있는반도체메모리장치및 이의테스트모드시의독출방법이개시된다. 상기반도체메모리장치는, 메모리셀어레이로부터독출된복수개의출력데이터를비교하는비교기, 및테스트모드시복수개의출력핀들중상기비교기의출력이출력되는핀을프로그래머블하게가변시키기위한출력핀지정수단을구비하는것을특징으로한다. 따라서상기반도체메모리장치가메모리모듈에장착될경우, 상기출력핀지정수단을이용하여각 반도체메모리장치의출력핀을서로다르게지정함으로써메모리모듈테스트시한번에여러개의반도체메모리장치들로부터동시에데이터를독출할수 있다. 이에따라모듈테스트시간이단축될수 있다.
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公开(公告)号：KR1019970051437A
公开(公告)日：1997-07-29
申请号：KR1019950064207
申请日：1995-12-29
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야 ; 본 발명은 반도체 메모리 장치의 고속 디스터브 테스트 방법 및 워드라인 디코더에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제 ; 본 발명은 반도체 메모리 장치의 고속 디스터브 테스트 방법을 제공함에 있다.
3. 발명의 해결방법의 요지 ; 본 발명은 외부 어드레스의 입력에 응답하여 메모리 쎌 어레이내의 메모리 쎌들이 접속된 워드라인중 디스터브 워드라인을 선택하여 노멀 모드 또는 테스트 모드를 결정하여 상기 메모리 쎌의 불량여부를 테스트하기 위한 반도체 메모리 장치의 고속 디스터브 테스트 방법에 있어서, 상기 메모리 쎌 어레이내의 상기 메모리 쎌 전체에 제1데이타를 라이트하는 제1과정과, 상기 메모리 쎌 어레이내의 각각의 상기 메모리 쎌에 라이트된 제1데이타를 리이드하여 확인하는 제2과정과, 복수개의 상기 디스터브 워드라인에 접속된 모든 상기 메모리 쎌에 제2데이타를 라이트하는 제3과정과, 상기 제3과정에서의 모든 상기 메모리 쎌로부터 제2데이타를 리이드하여 확인하는 제4과정과, 상기 노멀 모드와 테스트 모드중 상기 디스터브 워드라인의 모드를 테스트 모드로 고정하는 제5과정과, 복수개의 상기 디스터브 워드라인에 접속된 모든 상기 메모리 쎌에 제2데이타를 다수번 라이트하는 제6과정과, 상기 제6과정후 상기 모드를 상기 노멀 모드로 전환하는 제7과정과, 모든 상기 메모리 쎌에 대하여 리프레쉬를 실시하는 제8과정과, 선택된 복수개의 상기 디스터브 워드라인에 인접하는 워드라인으로부터 제1데이타를 리이드하여 확인하는 제9과정과, 복수개의 상기 디스터브 워드라인과 접속된 모든 메모리 쎌에 제1데이타를 라이트하는 제10과정과, 상기 제3과정부터 상기 제10과정까지를 반복하여 모든 상기 워드라인에 한번씩 디스터브를 인가하는 제11과정과, 상기 메모리 쎌 어레이 전체에서 제1데이타를 리이드하여 확인하는 제12과정을 포함한다.
4. 발명의 중요한 용도 ; 본 발명은 반도체 메모리 장치의 디스터브 테스트에 적합하게 사용된다.-
公开(公告)号：KR100897602B1
公开(公告)日：2009-05-14
申请号：KR1020070016304
申请日：2007-02-16
Applicant: 삼성전자주식회사
CPC classification number: G11C29/48 , G11C29/1201 , G11C2029/2602
Abstract: 다수의 메모리부들을 포함하는 반도체 장치 및 상기 반도체 장치를 테스트하는 방법이 개시된다. 상기 반도체 장치는 각각이 다수의 입력 라인들을 포함하는 다수의 메모리부들, 테스트 인에이블 신호에 응답하여 다수의 테스트 신호들 중 대응하는 테스트 신호를 상기 다수의 메모리부들 각각에 포함된 상기 다수의 입력 라인들 중 대응되는 입력 라인으로 제공하는 입력부 및 상기 테스트 인에이블 신호에 응답하여 상기 테스트 장치로부터 Z(Z는 자연수)비트의 데이터를 수신하고 수신된 Z비트의 데이터를 상기 다수의 메모리부들로 분배하여 제공하는 데이터 입출력부를 구비한다. 상기 데이터 입출력부는 상기 다수의 메모리부들 각각으로부터 출력된 K(K≤(Z/M)인 자연수, M은 상기 다수의 메모리부들의 수) 비트의 데이터를 상기 다수의 메모리부들에 포함된 데이터 입출력 라인들을 통하여 출력한다.
반도체 장치.-
15.发明公开
公开(公告)号：KR1020020072371A
公开(公告)日：2002-09-14
申请号：KR1020010012248
申请日：2001-03-09
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/12015 , G11C7/22 , G11C7/222 , G11C11/401 , G11C11/4076 , G11C29/1201 , G11C29/14
Abstract: PURPOSE: A memory module having a control circuit for operating memory devices and a data buffer with a same clock frequency is provided to reduce the test cost by equalizing operation clock frequencies of a data buffer and memory devices. CONSTITUTION: Plural memory devices(41,43) input/output data, in response to a memory clock. A data buffer(45) buffers write data inputted through input/output pins to output it to the memory devices(41,43), in response to a buffer clock having a frequency different to the memory clock in a normal operation. And, the data buffer(45) buffers read data outputted from the memory devices(41,43) to output it to the input/output pins. The data buffer(45) includes a control circuit for operating the memory devices(41,43) and the data buffer(45) as the same clock frequency in a test mode to test the memory devices(41,43).
Abstract translation: 目的：提供具有用于操作存储器件的控制电路和具有相同时钟频率的数据缓冲器的存储器模块，以通过均衡数据缓冲器和存储器件的操作时钟频率来降低测试成本。 构成：响应于存储器时钟，多个存储器件（41,43）输入/输出数据。 数据缓冲器（45）响应于在正常操作中具有与存储器时钟不同的频率的缓冲时钟，缓冲通过输入/输出引脚输入的写入数据，以将其输出到存储器件（41,43）。 并且，数据缓冲器（45）缓冲从存储器件（41,43）输出的读出数据，将其输出到输入/输出引脚。 数据缓冲器（45）包括用于在测试模式下以相同的时钟频率操作存储器件（41,43）和数据缓冲器（45）以测试存储器件（41,43）的控制电路。
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Patent Agency Ranking
公开(公告)号：KR1020000073005A
公开(公告)日：2000-12-05
申请号：KR1019990016008
申请日：1999-05-04
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: PURPOSE: A semiconductor memory device is provided which can vary pin programmably where output data is output in a test mode, in order to read data from several semiconductor memory devices simultaneously. CONSTITUTION: A semiconductor memory device can vary pin programmably where an output of a comparator(32) is output. The semiconductor memory device comprises: the comparator comparing a plurality of output data read from a memory cell array(31); and an output pin designating unit(33) to vary pins programmably where the output of the comparator is output. Therefore, in case that the semiconductor memory device is installed in a memory module, data can be read from several semiconductor memory devices simultaneously at one time during memory module test, by designating an output pin of each semiconductor memory device differently each other using the output pin designating unit. Thus, the module test time can be reduced.
Abstract translation: 目的：提供一种半导体存储器件，其可以在测试模式下输出数据的可编程方式改变引脚，以便同时从多个半导体存储器件读取数据。 构成：半导体存储器件可以在输出比较器（32）的输出的情况下以可编程方式改变引脚。 半导体存储器件包括：比较器，比较从存储单元阵列（31）读取的多个输出数据; 以及输出引脚指定单元（33），用于在输出比较器的输出时可编程地改变引脚。 因此，在将半导体存储器件安装在存储器模块中的情况下，可以通过使用输出来不同地指定每个半导体存储器件的输出引脚，在存储器模块测试期间同时从多个半导体存储器件读取数据 针指定单位。 因此，可以减少模块测试时间。
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公开(公告)号：KR1020000032260A
公开(公告)日：2000-06-05
申请号：KR1019980048664
申请日：1998-11-13
Applicant: 삼성전자주식회사
IPC: H01L21/205
Abstract: PURPOSE: A diffusion apparatus having a heater is provided to prevent a heating line from being cut. CONSTITUTION: A diffusion apparatus having a heater includes a perpendicular type tube having an opened low part, a wafer boat doing up/down through the opened part of the perpendicular type tube, and a plurality of heaters to be installed so as to surround the outer wall of the perpendicular tube and control an inside temperature of the perpendicular tube. The lowest part heater installed in the closest position to the opened part of the perpendicular tube includes a heat line(1) disposed zigzag, a power supply suppling an electric power to the heat line, and a film(3) for preventing a charge migration intervened between heat lines.
Abstract translation: 目的：提供具有加热器的扩散装置，以防止加热线被切割。 具体实施方式具有加热器的扩散装置包括具有打开的低部分的垂直型管，通过垂直型管的打开部分进行上下移动的晶片舟，以及多个加热器，以便围绕外部 垂直管的壁，并控制垂直管的内部温度。 安装在与垂直管的打开部分最接近的位置的最低部分加热器包括设置成锯齿形的热线（1），向热线提供电力的电源和用于防止电荷迁移的膜（3） 介于热线之间。
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公开(公告)号：KR1019990065755A
公开(公告)日：1999-08-05
申请号：KR1019980001189
申请日：1998-01-16
Applicant: 삼성전자주식회사
IPC: H01L21/02
Abstract: 본 발명은 반도체 장치에 관한 것으로, 특히 별도의 장소에 가스 공급 시스템을 구성하지 않고도 산화막 내의 움직이는 이온을 잡아주는 가스를 플로우할 수 있는 반도체용 가스 플로우 설비에 관한 것이다. 가스 공급 시스템은 반도체용 가스 플로우 설비 내에 산화막 내 움직이는 이온을 잡기위한 목적의 가스를 공급하기 위해 설치한다. 가스 공급 시스템은 수용성 액체 가스를 저장한 후 기포를 형성하여 제조 설비내로 가스를 플로우하고, 이때, 가스가 플로우되는 관은 PVDF 재질로 만든다.
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公开(公告)号：KR100644221B1
公开(公告)日：2006-11-10
申请号：KR1020050065113
申请日：2005-07-19
Applicant: 삼성전자주식회사
IPC: G11C11/406
Abstract: A refresh control circuit driving repetitive refresh and a semiconductor memory device including the same are provided to reduce unnecessary current consumption by setting a refresh period more efficiently. In a refresh control circuit(100) of a semiconductor memory device having at least one memory bank including a number of memory cells arranged in a matrix of columns and rows, an address counter(110) generates a counting address consisting of numerous bits. A row decoder(130) selects a row of the memory bank corresponding to the counting address. The row decoder is driven to select the row of the memory bank regardless of at least one bit forming the counting address, according to the activation of a refresh redundancy signal. A redundancy address selector(150) generates a redundancy address. A redundancy address controller(170) generates the refresh redundancy signal enabled correspondingly to the generation of the counting address corresponding to the redundancy address.
Abstract translation: 提供了一种驱动重复刷新的刷新控制电路和包括该刷新控制电路的半导体存储器件，以通过更有效地设置刷新周期来减少不必要的电流消耗。 在具有至少一个存储体的半导体存储装置的刷新控制电路（100）中，地址计数器（110）产生由许多位组成的计数地址。 行解码器（130）选择对应于计数地址的存储体的一行。 根据刷新冗余信号的激活，行解码器被驱动以选择存储体的行，而不管形成计数地址的至少一个位。 冗余地址选择器（150）生成冗余地址。 冗余地址控制器（170）相应于对应于冗余地址的计数地址的产生而产生启用的刷新冗余信号。
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