公开(公告)号：KR100519252B1

公开(公告)日：2005-10-06

申请号：KR1020030083682

申请日：2003-11-24

Applicant: 삼성전자주식회사

Inventor： 이동훈 ,  안종현 ,  유도열 ,  강성건

IPC: H01L21/027

CPC classification number: G03F7/70633 ,  H01L23/544 ,  H01L2223/5442 ,  H01L2223/54453 ,  H01L2223/54466 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 오버레이 마크에 홀 어레이와 상기 홀 어레이 양측에 평행하게 형성된 트렌치 라인을 구비함으로 얼라인먼트의 정확도를 높이는 오버레이 마크, 오버레이 마크 형성 방법 및 오버레이 검사방법에 관한 것이다. 반도체 기판 상에 어느 한 방향으로 연장된 홀 어레이와 상기 홀 어레이의 적어도 어느 일측에 평행하게 형성된 트렌치 라인을 구비한 것이 특징이다. 이로써, 본 발명의 실시예에 따라서 반도체 기판 상의 스크라이브 레인영역에 어느 한 방향으로 연장된 홀 어레이와 상기 홀 어레이의 적어도 어느 일측에 평행하게 형성된 트렌치 라인을 구비하는 오버레이 마크를 형성함으로 상기 오버레이 마크의 광 강도의 신호가 오버레이 측정기가 필요한 폭을 소유하고 있으며, 신호가 높고, 정확하여 오버레이 측정기의 검출 능력을 향상시킴으로 오버레이 측정 신뢰도를 높이고, 결국에 소자형성영역의 홀 어레이와 포토레지스트 패턴 간의 오버레이 결과를 만족하게 된다.

公开(公告)号：KR1020050049918A

公开(公告)日：2005-05-27

申请号：KR1020030083682

申请日：2003-11-24

Applicant: 삼성전자주식회사

Inventor： 이동훈 ,  안종현 ,  유도열 ,  강성건

IPC: H01L21/027

CPC classification number: G03F7/70633 ,  H01L23/544 ,  H01L2223/5442 ,  H01L2223/54453 ,  H01L2223/54466 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 오버레이 마크에 홀 어레이와 상기 홀 어레이 양측에 평행하게 형성된 트렌치 라인을 구비함으로 얼라인먼트의 정확도를 높이는 오버레이 마크, 오버레이 마크 형성 방법 및 오버레이 검사방법에 관한 것이다. 반도체 기판 상에 어느 한 방향으로 연장된 홀 어레이와 상기 홀 어레이의 적어도 어느 일측에 평행하게 형성된 트렌치 라인을 구비한 것이 특징이다. 이로써, 본 발명의 실시예에 따라서 반도체 기판 상의 스크라이브 레인영역에 어느 한 방향으로 연장된 홀 어레이와 상기 홀 어레이의 적어도 어느 일측에 평행하게 형성된 트렌치 라인을 구비하는 오버레이 마크를 형성함으로 상기 오버레이 마크의 광 강도의 신호가 오버레이 측정기가 필요한 폭을 소유하고 있으며, 신호가 높고, 정확하여 오버레이 측정기의 검출 능력을 향상시킴으로 오버레이 측정 신뢰도를 높이고, 결국에 소자형성영역의 홀 어레이와 포토레지스트 패턴 간의 오버레이 결과를 만족하게 된다.

公开(公告)号：KR1020030015543A

公开(公告)日：2003-02-25

申请号：KR1020010049317

申请日：2001-08-16

Applicant: 삼성전자주식회사

Inventor： 이대엽 ,  남정림 ,  유도열 ,  이정우

IPC: H01L21/027

CPC classification number: G03F7/0392 ,  G03F1/50

Abstract: PURPOSE: Provided is a method for forming photoresist pattern, capable of controlling a residual film rate, which can provide a photolithography process obtaining a doping angle capable of forming a non-uniform channel by controlling the residual film rate of the photoresist pattern. CONSTITUTION: The method contains the steps of: forming a photoresist layer by spreading a photoresist for controlling the residual film rate, containing a compound represented by the formula 1 and a compound represented by the formula 2, on a semiconductor substrate, wherein the compound represented by the formula 1 has a molecular weight of 3000-30000g/mol and the compound represented by the formula 2 has a molecular weight of 1000-5000g/mol; exposing and developing the photoresist layer to form the residual film rate controlled photoresist pattern. The residual film rate of the photoresist pattern is 40-85%. In the formula, R is acetal or ter-butyloxy carbonyl(t-BOC), n and m are integers, n/(m+n) is 0.01-0.8, m/(m+n) is 1-£n/(m+n)|, and r is an integer of 8-40.

Abstract translation: 目的：提供一种能够控制残留膜速率的光致抗蚀剂图案的形成方法，其可以通过控制光致抗蚀剂图案的残留膜率来提供能够形成不均匀通道的掺杂角的光刻工艺。 方案：该方法包括以下步骤：在半导体衬底上形成光致抗蚀剂层，该光致抗蚀剂层通过将含有由式1表示的化合物和由式2表示的化合物控制残留膜速率的光致抗蚀剂铺展在其上， 式1的分子量为3000-30000g / mol，由式2表示的化合物的分子量为1000-5000g / mol; 曝光和显影光致抗蚀剂层以形成残留膜速度控制的光致抗蚀剂图案。 光致抗蚀剂图案的残留膜率为40-85％。 式中，R为缩醛或叔丁氧基羰基（t-BOC），n和m为整数，n /（m + n）为0.01-0.8，m /（m + n）为1〜 m + n）|，r为8〜40的整数。

公开(公告)号：KR1020070037522A

公开(公告)日：2007-04-05

申请号：KR1020050092637

申请日：2005-10-01

Applicant: 삼성전자주식회사

Inventor： 유도열

IPC: H01L21/027

CPC classification number: H01L23/544 ,  G03F7/70633 ,  H01L2223/5442 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2223/5446 ,  H01L2924/00

Abstract: 반도체 기판 상에 형성된 제1 박막과 제2 박막 사이에서 오버레이 정밀도를 측정하기 오버레이 키에 있어서, 상기 제1 박막에는 제1 방향으로 연장하는 다수의 제1 패턴들을 포함하며 제1 피치를 갖는 제1 마크가 형성되며, 상기 제2 박막 상에는 상기 제1 마크와 인접하며 상기 제1 방향과 실질적으로 동일한 방향으로 연장하는 다수의 제2 패턴들을 포함하며 상기 제1 피치와 실질적으로 동일한 제2 피치를 갖는 제2 마크가 형성된다. 상기 오버레이 정밀도는 상기 제1 마크 및 상기 제2 마크로부터 제1 이미지 및 제2 이미지를 각각 획득하고, 상기 제1 이미지 및 상기 제2 이미지 상에 제3 피치를 갖는 가상 이미지를 중첩시킴으로써 형성된 제1 간섭 무늬와 제2 간섭 무늬의 위치 정보를 이용하여 산출될 수 있다.

公开(公告)号：KR1020070000612A

公开(公告)日：2007-01-03

申请号：KR1020050056098

申请日：2005-06-28

Applicant: 삼성전자주식회사

Inventor： 김대중 ,  이대엽 ,  유지용 ,  한영국 ,  유도열 ,  이재한

IPC: H01L21/027

CPC classification number: G03F7/70716 ,  G03F1/64 ,  G03F7/7085

Abstract: A semiconductor substrate exposing apparatus is provided to perform easily stably an exposure process regardless of the size of a guide frame by using a reticle stage capable of being shrunk or expanded corresponding to the guide frame. A semiconductor substrate exposing apparatus includes a light source unit(110), a reticle stage and a substrate stage. The reticle stage(140) is arranged on a first light progressing path. The reticle stage is capable of being shrunk or expanded according to the size of a pellicle, wherein the pellicle is attached to a reticle. The reticle stage is used for supporting the reticle. The substrate stage(170) is used for supporting a semiconductor substrate, so that the substrate is arranged on a second light progressing path.

Abstract translation: 提供一种半导体衬底曝光装置，通过使用能够相应于引导框架收缩或扩大的标线片台，而与导向框架的尺寸无关地轻松稳定地执行曝光处理。 半导体衬底曝光装置包括光源单元（110），标线片台和衬底台。 标线台（140）布置在第一光进行路径上。 标线片台能够根据防护薄膜的尺寸收缩或膨胀，其中防护薄膜组件附着在掩模版上。 标线台用于支撑掩模版。 基板台（170）用于支撑半导体基板，使得基板布置在第二光进行路径上。

公开(公告)号：KR1020060135122A

公开(公告)日：2006-12-29

申请号：KR1020050054799

申请日：2005-06-24

Applicant: 삼성전자주식회사

Inventor： 김대중 ,  이대엽 ,  유지용 ,  서전석 ,  유도열

IPC: H01L21/027

CPC classification number: H01L23/544 ,  G03F7/70633 ,  H01L29/665 ,  H01L29/78 ,  H01L2924/0002 ,  G03F9/708 ,  H01L2223/54426 ,  H01L2924/00

Abstract: An overlay key, a method of forming the same, a semiconductor device fabricated by using the same, and a method of fabricating a semiconductor device by using the same are provided to obtain a clear overlay key image by using the overlay key in which a film having high reflectivity is formed under a main scale. An overlay key includes a main scale(224) formed on a metal silicide film directly contacting a silicon substrate, and a vernier(254) provided on the main scale. The metal silicide is obtained by reacting the substrate(200) with a metal material. The metal silicide contains cobalt silicide, tungsten silicide, titanium silicide, and tantalum silicide. The metal silicide has reflectivity of 8 to 30%.

Abstract translation: 提供一种覆盖键，其形成方法，使用该半导体器件的半导体器件，以及通过使用该半导体器件制造半导体器件的方法，通过使用覆盖键来获得清晰的覆盖键图像， 在主刻度上形成具有高反射率的。 覆盖键包括形成在与硅衬底直接接触的金属硅化物膜上的主刻度（224）和设置在主刻度上的游标（254）。 金属硅化物通过使基板（200）与金属材料反应而获得。 金属硅化物包含硅化钴，硅化钨，硅化钛和硅化钽。 金属硅化物的反射率为8〜30％。

公开(公告)号：KR1020050073860A

公开(公告)日：2005-07-18

申请号：KR1020040001967

申请日：2004-01-12

Applicant: 삼성전자주식회사

Inventor： 신혜수 ,  유도열

IPC: H01L21/28

CPC classification number: H01L21/76807 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/76802

Abstract: 본 발명은 신뢰성을 증대 또는 극대화할 수 있는 반도체 소자 연결배선의 형성방법에 대하여 개시한다. 그의 형성방법은, 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간 절연막 상에 반사 방지막을 형성하는 단계와, 상기 반사 방지막 상에 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 반사 방지막과 층간 절연막의 일부를 소정 깊이까지 순차적으로 제거하여 배선홈을 형성하고, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 배선홈이 형성된 상기 반도체 기판의 전면에 난반사막을 형성하는 단계와, 상기 배선홈의 선택된 부분에서 상기 층간 절연막의 식각을 방지하기 위해 상기 배선홈을 적어도 두 개이상 가로지르는 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 식각마스크로 사용하여 상기 반도체 기판이 노출되도록 상기 배선홈 내에 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함하는 반도체 기판에 금속막을 형성하고, 상기 반사 방지막 또는 층간절연막이 노출되도록 상기 반도체 기판을 평탄화하는 단계를 포함하여 이루어진다.

公开(公告)号：KR1020020041580A

公开(公告)日：2002-06-03

申请号：KR1020000071238

申请日：2000-11-28

Applicant: 삼성전자주식회사

Inventor： 유도열

IPC: H01L21/027

Abstract: PURPOSE: A wafer stage of semiconductor manufacturing apparatus is provided to equally form a vacuum state on the entire surface of a wafer regardless of a position of a wafer flat zone by locating a plurality of supporting parts dividing the wafer stage into a plurality of blocks, and respectively forming vacuum holes in each block. CONSTITUTION: A wafer stage(200) comprises a plate(210) fixed with a wafer, supporting parts(220) formed on the surface of the plate(210) dividing the plate(210) into a plurality of blocks consisting of a first block(S) and second blocks(A,B,C,D) located around the first block(S), and vacuum holes(240) formed in the first and second blocks(S,A,B,C,D). At this point, the wafer stage(200) forms an independent vacuum state in the first and second blocks(S,A,B,C,D) through the vacuum holes(240).

Abstract translation: 目的：提供半导体制造装置的晶片台，通过将分割晶片台的多个支撑部件定位成多个块而在晶片平坦区域的位置上同样地形成在晶片的整个表面上的真空状态， 并分别在每个块中形成真空孔。 构造：晶片台（200）包括固定有晶片的板（210），形成在板（210）的表面上的支撑部分（220），其将板（210）分成多个块，所述块由第一块 （S）和位于第一块（S）周围的第二块（A，B，C，D）和形成在第一块和第二块（S，A，B，C，D）中的真空孔。 此时，晶片载物台（200）通过真空孔（240）在第一和第二块（S，A，B，C，D）中形成独立的真空状态。

公开(公告)号：KR1020010017903A

公开(公告)日：2001-03-05

申请号：KR1019990033649

申请日：1999-08-16

Applicant: 삼성전자주식회사

Inventor： 유도열 ,  이정우

IPC: H01L21/28

Abstract: PURPOSE: A method for manufacturing a dual damascene interconnection is provided to prevent contact resistance generated between an interconnection and a via contact from being increased by a defective overlap, by automatically making an interconnection as an upper layer pattern overlap a via contact as a lower layer pattern. CONSTITUTION: The first interlayer dielectric(12), an etch blocking layer(14) and the second interlayer dielectric(16) are sequentially stacked on a semiconductor substrate(10) having a predetermined conductive pattern(11) to form a multilayered insulating layer for defining a dual damascene interconnection region. A predetermined width of the second interlayer dielectric and the etch blocking layer is eliminated to form an opening exposing an upper portion of the first interlayer dielectric. A sidewall spacer is formed by surrounding both sidewalls of the opening with the first interlayer dielectric, the second interlayer dielectric and a material having a large etch selectivity. A bottom portion of the opening is extended downward to expose the conductive pattern while a predetermined width of the second interlayer dielectric on both sides of the sidewall spacer is removed to expose the etch blocking layer. The exposed etch blocking layer and the sidewall spacer are eliminated to form a dual damascene interconnection pattern having a via contact hole(26) and an interconnection region(28). The via contact hole and the interconnection region are filled with a conductive material to complete a dual damascene interconnection.

Abstract translation: 目的：提供一种用于制造双镶嵌互连的方法，以防止互连和通孔接触之间产生的接触电阻由于缺陷重叠而增加，通过自动地使互连作为上层图案与通孔接触重叠，作为下层 模式。 构成：第一层间电介质（12），蚀刻阻挡层（14）和第二层间电介质（16）依次堆叠在具有预定导电图案（11）的半导体衬底（10）上，以形成多层绝缘层 定义双镶嵌互连区域。 消除了第二层间电介质和蚀刻阻挡层的预定宽度以形成暴露第一层间电介质的上部的开口。 通过用第一层间电介质，第二层间电介质和具有大的蚀刻选择性的材料围绕开口的两个侧壁来形成侧壁间隔物。 开口的底部向下延伸以露出导电图案，同时除去侧壁间隔物两侧的第二层间电介质的预定宽度以露出蚀刻阻挡层。 消除暴露的蚀刻阻挡层和侧壁间隔物以形成具有通孔接触孔（26）和互连区域（28）的双镶嵌互连图案。 通孔接触孔和互连区域用导电材料填充以完成双镶嵌互连。