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公开(公告)号：KR100493016B1
公开(公告)日：2005-06-07
申请号：KR1020020015906
申请日：2002-03-23
Applicant: 삼성전자주식회사
IPC: H01L21/304
CPC classification number: H01L21/67051 , B08B3/12 , Y10S134/902
Abstract: 반도체 소자 제조에 이용되는 메가소닉(megasonic) 세정장치를 개시한다. 본 발명은 메가소닉 에너지를 발생시키는 압전변환기, 및 웨이퍼에 대하여 반경 방향으로 설치되며 상기 압전변환기에서 발생된 에너지를 상기 웨이퍼 상의 세정액에 전달하여 교반시키는 에너지 전달 수단을 포함한다. 상기 에너지 전달 수단은 상기 교반된 세정액의 흐름이 상기 웨이퍼의 반경 방향으로 균일한 에너지를 상기 웨이퍼에 인가하여 오염입자를 제거하도록 디자인된 것이 특징이다. 따라서, 원하는 세정 효과를 얻기에 충분할 정도로 에너지의 크기를 증가시켜도 에너지가 웨이퍼 상의 어느 한 부위에 집중되지 않으므로, 패턴 리프팅을 방지하면서 웨이퍼의 표면으로부터 오염입자를 효율적으로 제거할 수 있다.
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公开(公告)号：KR1020040017126A
公开(公告)日：2004-02-26
申请号：KR1020020049255
申请日：2002-08-20
Applicant: 삼성전자주식회사
IPC: H01L21/304
Abstract: PURPOSE: A polishing head of a CMP(Chemical Mechanical Polishing) apparatus is provided to reduce the frictional force against a polishing pad by improving the structure of a retainer ring. CONSTITUTION: A polishing head(100) of a CMP apparatus is provided with a housing(110) having an air path, a carrier(120) connected with the housing for supporting a wafer, a wafer chucking part(130) loaded at the carrier for holding the wafer using vacuum pressure, and a retainer ring(140) for flatly contacting a polishing pad and protecting the wafer. At this time, the retainer ring includes a plurality of grooves for flowing slurry onto the polishing pad. At the time, predetermined corner portions of the groove are roundly formed.
Abstract translation: 目的：提供CMP（化学机械抛光）装置的抛光头，通过改进保持环的结构来减少对抛光垫的摩擦力。 构造：CMP设备的抛光头（100）设置有具有空气通道的壳体（110），与壳体连接以支撑晶片的载体（120），装载在载体上的晶片夹持部件（130） 用于使用真空压力保持晶片;以及用于平坦地接触抛光垫并保护晶片的保持环（140）。 此时，保持环包括用于将浆料流动到抛光垫上的多个槽。 此时，槽的预定角部被圆形地形成。
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公开(公告)号：KR1020040009390A
公开(公告)日：2004-01-31
申请号：KR1020020043322
申请日：2002-07-23
Applicant: 삼성전자주식회사
IPC: H01L21/283
Abstract: PURPOSE: A method for forming a contact of a semiconductor device is provided to form differently the thickness of an etch stop layer according to an etch ratio by forming an opening portion on a cobalt silicide region. CONSTITUTION: A silicon substrate(100) is divided into the first region and the second region. An etch stop layer(190) is formed on the first and the second region of the silicon substrate(100) in order to form the etch stop layer(190) of the first region thicker than the etch stop layer of the second region. An insulating layer(195) is formed on the first and the second regions. A photoresist pattern is formed thereon. The insulating layer is etched to expose the etch stop layer. The first and the second opening portions are formed by etching the etch stop layer. The first and the second contacts(196a,197a) are formed by burying the first and the second opening portions.
Abstract translation: 目的：提供一种用于形成半导体器件的接触的方法，以通过在硅化钴区域上形成开口部分，根据蚀刻比例不同地形成蚀刻停止层的厚度。 构成：将硅衬底（100）分为第一区域和第二区域。 在硅衬底（100）的第一和第二区域上形成蚀刻停止层（190），以便形成比第二区域的蚀刻停止层厚的第一区域的蚀刻停止层（190）。 绝缘层（195）形成在第一和第二区域上。 在其上形成光致抗蚀剂图案。 蚀刻绝缘层以露出蚀刻停止层。 通过蚀刻蚀刻停止层形成第一和第二开口部分。 第一和第二触点（196a，197a）通过埋入第一和第二开口部分而形成。
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公开(公告)号：KR1020030010212A
公开(公告)日：2003-02-05
申请号：KR1020010045070
申请日：2001-07-26
Applicant: 삼성전자주식회사
IPC: H01L21/3105
CPC classification number: H01L27/115 , H01L27/11521 , H01L29/66553
Abstract: PURPOSE: A method for planarizing a non-volatile memory is provided to remove a stepper portion between a cell region of a flash memory device and a peripheral region of a logic device in a process for forming a word line. CONSTITUTION: A floating gate structure is formed on a cell region of a semiconductor substrate(100). A conductive layer(113) is formed on the floating gate structure and the semiconductor substrate(100). A hard mask layer is formed on the conductive layer(113). The first insulating layer is formed on the hard mask layer. The first insulating layer is removed from the cell region. The first insulating layer pattern is formed on a peripheral region. The hard mask layer is removed from the cell region. The second insulating layer(125) is formed on the first insulating layer pattern. The cell region and the peripheral region are planarized by removing the second insulating layer(125) and the first insulating layer pattern. A word line is formed on both sidewalls of the floating gate structure by patterning the conductive layer(113). A gate of a logic device is formed on the peripheral region.
Abstract translation: 目的：提供用于平坦化非易失性存储器的方法，以在形成字线的过程中去除闪速存储器件的单元区域与逻辑器件的外围区域之间的步进器部分。 构成：在半导体衬底（100）的单元区域上形成浮栅结构。 在浮栅结构和半导体衬底（100）上形成导电层（113）。 在导电层（113）上形成硬掩模层。 第一绝缘层形成在硬掩模层上。 第一绝缘层从电池区域移除。 第一绝缘层图案形成在周边区域上。 从单元区域去除硬掩模层。 第二绝缘层（125）形成在第一绝缘层图案上。 通过去除第二绝缘层（125）和第一绝缘层图案来平坦化单元区域和周边区域。 通过图案化导电层（113），在浮栅结构的两个侧壁上形成字线。 逻辑器件的栅极形成在周边区域上。
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公开(公告)号：KR100155880B1
公开(公告)日：1998-12-01
申请号：KR1019950029836
申请日：1995-09-13
Applicant: 삼성전자주식회사
IPC: H01L21/30
Abstract: 미세패턴 형성방법에 대해 기재되어 있다. 이는 반도체기판 상에 제1 패턴 형성층을 형성하는 제1공정, 제1 패턴형성층 상에 캐핑층을 형성하는 제2공정, 최종적으로 형성될 패턴들 중 짝수 또는 홀수번째의 패턴들만을 형성하기 위한 감광막패턴을 캐핑층 상에 형성하는 제3공정, 감광막패턴을 식각마스크로하여 캐핑층 및 제1 패턴형성층을 식각함으로써 캐핑패턴 및 제1 패턴을 각각 형성하는 제4공정, 패턴들이 형성되어 있는 반도체기판 전면에 스페이서층을 형성하는 제5공정, 스페이서층을 이방성식각함으로써 패턴들의 측벽에 스페이서를 형성하는 제6공정, 스페이서가 형성되어 있는 반도체기판 전면에 제2패턴형성층을 형성하는 제7공정, 제2 패턴형성층을 에치백함으로써 캐핑패턴, 제1 패턴 및 스페이서에 의해 형성된 홈부분에 제2 패턴을 형성하는 제8공정 및 캐핑패턴 및 스페이서를 제거하는 제9공정을 포함하는 것을 특징으로 한다. 따라서, 한계해상도에서 얻을 수 있는 패턴의 크기보다 1.5-2배 작은 미세패턴을 얻을 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1019970062805A
公开(公告)日：1997-09-12
申请号：KR1019960004443
申请日：1996-02-24
Applicant: 삼성전자주식회사
Abstract: 간단한 마스크의 구조 변경을 통하여 3D 효과에 의한 패턴의 변형할 수 있는 액티브 마스크 패턴이 개시되어 있다. 본 발명은 반도체 장치의 활성영역을 한정하기 위한 직사각형 모양의 액티브 마스크 패턴에 있어서, 상기 액티브 마스크 패턴의 중앙 부위에 한계 해상력 이하의 작은 사이즈를 갖는 직사각형의 불투명한 패턴(opaque pattern)을 삽입하여 마스크의 각 모서리 부위에서 발생되는 라운딩 현상을 방지한다.
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公开(公告)号：KR2019970025775U
公开(公告)日：1997-06-20
申请号：KR2019950034439
申请日：1995-11-20
Applicant: 삼성전자주식회사
IPC: H01L21/027
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公开(公告)号：KR1019970023638A
公开(公告)日：1997-05-30
申请号：KR1019950037802
申请日：1995-10-28
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: 포토레지스트 플로우공정에서의 패턴 변경을 보정하기 위한 노광마스크를 사용한 반도체장치 제조방법이 개시되어 있다.
본 발명의 방법은 포토리소그라피공정과 이 포토리소그라피공정에 의해 얻어진 포토래지스트 패턴에 대한 포토레지스트 플로우공정을 구비하는 반도체장치의 제조방법에 있어서, 상기 포토리소그라피공정에 사용되는 노광마스크의 전체 패턴을 구성하는 패턴들의 형태가 포토리소그라피공정을 통해 반도체기판상에 옮겨지기를 원하는 형태보다 인접된 패턴들 사이의 간격이 큰 방향으로 확대된 형태임을 특징으로 한다.
따라서, 포토레지스트 플로우공정에서 생길 수 있는 패턴의 형태 변화를 앞선 단계의 노광공정에서 미리 보정하여 패턴의 형태 변화를 방지하는 효과를 가진다. 또한 형성되는 반도체기판의 포토레지스트패턴의 형태나 크기 변화가 작고 또한 패턴이 명확하게 형성되므로 노광공정에서 포커스 마아진을 확보할 수 있다.-
公开(公告)号：KR1019970023633A
公开(公告)日：1997-05-30
申请号：KR1019950035620
申请日：1995-10-16
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: 콘택홀 제조공정중에서 수지 성분을 가지는 네가티브 포토 레지스트를 사용하여 베이크를 실시하면, 수지의 결합에 의해 비노광부위 보다 고분자화되어 열적 안정성이 비노광 부위보다 온도 마진이 있음을 이용하여 열적 안정성이 높은 콘택 홀을 형성할 수 있으므로 보다 높은 온도에서도 플로우 되지 않으며, 강화된 상태에서 후속 공정에서 식각 마스크로서의 역활과 저온 화학 기상 증착에서의 기존의 무기막질을 대신하여 폴리머 스페어서를 형성함으로써 공정 단순화에 사용될 수 있다.
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公开(公告)号：KR1019970022527A
公开(公告)日：1997-05-30
申请号：KR1019950037283
申请日：1995-10-26
Applicant: 삼성전자주식회사
IPC: G03F1/70 , H01L21/027
Abstract: 본 발명은 고집적화된 반도체 장치의 미세 접촉구(contact hole)를 형성하기 위하여 사용되는 포토레지스트의 패턴을 형성하는데 적용되는 포토마스크의 구조에 관한 것으로, 포토마스크 기판상에 투광되는 빛을 차단하는 역할을 맡도록 형성된 차광막과; 상기 차광막상 수직적으로 형성된 다수의 수직 선형패턴과; 상기 차광막상에 수평적으로 형성된 다수의 수평선형패턴과; 상기 수평적인 선형패턴과 상기 수직적인 선형패턴의 교차로 형성된 다수의 미세 접촉창 영역을 포함한다. 이와같은 구조의 포토마스크의 미세 접촉창 영역은 투과된 빛의 이미지 콘트라스트(image contrast)를 향상시킴으로써 고집적화된 반도체 장치의 제조에 사용되는 포토레지스트의 미세 접촉구 패턴을 형성할 수 있다.
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