公开(公告)号：KR1020150142374A

公开(公告)日：2015-12-22

申请号：KR1020140071069

申请日：2014-06-11

Applicant: 삼성전자주식회사 ,  고려대학교 산학협력단

Inventor： 조경상 ,  허근

IPC: H01L29/786 ,  H01L21/336

CPC classification number: H01L29/7869 ,  H01L29/78606 ,  H01L29/78618

Abstract: 산화물층및 양자점층으로이루어진채널을포함하는트랜지스터가개시된다. 개시된트랜지스터는백 게이트기판과, 상기기판상의게이트절연층과, 상기게이트절연층상에서산화물층과, 반도체나노층으로이루어진적층구조의채널층과, 상기채널층의양단과각각연결된소스전극및 드레인전극을포함한다. 상기반도체나노층은양자점층또는반도체나노와이어층일수 있다.

Abstract translation: 公开了包括包含氧化物层和量子点层的沟道的晶体管。 所公开的晶体管包括：背栅基板; 基板上的栅极绝缘层; 在所述栅绝缘层上具有包括所述氧化物层和半导体纳米层的叠层结构的沟道层; 以及分别与沟道层的两端连接的源电极和漏电极。 半导体纳米层可以是量子点层或半导体纳米线层。

公开(公告)号：KR1020060019106A

公开(公告)日：2006-03-03

申请号：KR1020040067588

申请日：2004-08-26

Applicant: 삼성전자주식회사

Inventor： 허근

IPC: H01L21/205

Abstract: 고밀도 플라즈마 증착막의 형성 방법을 제공한다. 이 방법은 반도체기판 상에 제 1 물질막 패턴들을 형성하고, 상기 제 1 물질막 패턴들이 형성된 반도체기판을 고밀도 플라즈마 공정 챔버로 로딩한 후, 상기 고밀도 플라즈마 공정 챔버에 제 1 소스 가스 및 제 2 소스 가스를 함께 공급하면서 상기 제 1 물질막 패턴들이 형성된 반도체기판 상에 제 2 물질막을 증착하는 단계를 포함한다.

公开(公告)号：KR1020000059316A

公开(公告)日：2000-10-05

申请号：KR1019990006799

申请日：1999-03-02

Applicant: 삼성전자주식회사

Inventor： 허근

IPC: H01L21/31

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to prevent boron and phosphorus from extracting in reflow process, and reduce a step of patterns. CONSTITUTION: A method for manufacturing a semiconductor device comprises the steps of: providing a semiconductor device with a conductive pattern(20) having a step formed thereon; forming a first BPSG(boron phosphorus silicate glass) film on the whole surface of the semiconductor device; forming a spacer(23) on a side wall of the conductive pattern having a step by etching the whole surface of the first BPSG film; forming a second BPSG film(24) on the whole surface of the semiconductor substrate including the spacer; and heat-treating the second BPSG film. The spacer is formed on a lower portion of the second BPSG film. The heat-treating step is performed at a temperature in range of 800 to 900°C.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，以防止在回流过程中提取硼和磷，并且减少图案的步骤。 构成：制造半导体器件的方法包括以下步骤：为半导体器件提供其上形成有台阶的导电图案（20）; 在半导体器件的整个表面上形成第一BPSG（硼磷硅玻璃）膜; 通过蚀刻第一BPSG膜的整个表面，在具有台阶的导电图案的侧壁上形成间隔物（23）; 在包括间隔物的半导体衬底的整个表面上形成第二BPSG膜（24）; 并对第二BPSG膜进行热处理。 间隔件形成在第二BPSG膜的下部。 热处理步骤在800-900℃的温度范围内进行。

公开(公告)号：KR1020000026460A

公开(公告)日：2000-05-15

申请号：KR1019980043990

申请日：1998-10-20

Applicant: 삼성전자주식회사

Inventor： 전진호 ,  허근 ,  이상경 ,  김훈기

IPC: H01L21/00

Abstract: PURPOSE: A vacuum gauge is provided to minimize an influence on a wafer due to thermal electrons and electromagnetic waves to enhance the yields by forming a connection line having plural curvatures. CONSTITUTION: A wafer(30, 31) is kept in a load lock chamber(16) before being transferred to a process chamber(12). The load lock chamber(16). A vacuum gauge(26) is provided to measure a vacuum degree in the chamber(16). The load lock chamber(16) and the vacuum gauge(26) are connected to prevent an influence due to thermal electrons and electromagnetic waves, and plural connection lines(50) having plural curvatures are formed. The connection lines(50) are twisted in a spiral shape. The vacuum gauge(26) is ionization guage.

Abstract translation: 目的：提供真空计，以最小化由于热电子和电磁波对晶片的影响，以通过形成具有多个曲率的连接线来提高产量。 构成：在转移到处理室（12）之前，将晶片（30,31）保持在负载锁定室（16）中。 负载锁定室（16）。 提供真空计（26）以测量腔室（16）中的真空度。 负载锁定室（16）和真空计（26）被连接以防止由于热电子和电磁波的影响，并且形成具有多个曲率的多个连接线（50）。 连接线（50）以螺旋状扭曲。 真空计（26）是电离计。

公开(公告)号：KR102128474B1

公开(公告)日：2020-06-30

申请号：KR1020190049383

申请日：2019-04-26

Applicant: 삼성전자주식회사 ,  성균관대학교산학협력단

Inventor： 박진홍 ,  김승준 ,  허근 ,  김형준 ,  오세용

IPC: H01L27/092 ,  H01L21/8234 ,  H01L21/8238

公开(公告)号：KR1020070040924A

公开(公告)日：2007-04-18

申请号：KR1020050096494

申请日：2005-10-13

Applicant: 삼성전자주식회사

Inventor： 허근

IPC: H01L21/205

CPC classification number: H01L21/02126 ,  C23C16/455 ,  H01L21/02274

Abstract: 연속되는 PEOXIDE 막과 SiON 막을 동일한 장비에서 연속하여 진행하는 방법을 제공한다. 반응 챔버에서 PEOXIDE 막을 형성한 후 웨이퍼를 반응 챔버로부터 언로드하고 반응 챔버를 N
2 또는 Ar 가스와 같은 불활성 가스로 퍼지하고 펌프하여 반응 가스 및 상기 반응 가스가 반응한 후에 생성되는 부산물이 반응 챔버에 잔류하는 것을 방지한다. 이후 연속하여 SiON 막을 형성할 수 있다. 일련의 막을 동일한 장비에서 연속하여 진행함으로써 공정 진행 시간과 공정 대기 시간을 감축할 수 있다.

公开(公告)号：KR1020010018673A

公开(公告)日：2001-03-15

申请号：KR1019990034715

申请日：1999-08-20

Applicant: 삼성전자주식회사

Inventor： 허근

IPC: H01L21/68

Abstract: PURPOSE: A zero station is provided to more effectively correct a position of a wafer in a loading/unloading process, by making a side surface of a position correcting pin become inclined so that an upper portion of the position correcting pin is pointed. CONSTITUTION: A zero station corrects a position of a loaded/unloaded wafer in a tungsten evaporation process for evaporating a tungsten layer on the wafer. A wafer position correcting pin(102) whose side surface in contact with the wafer is inclined, is included in the zero station so that the position of the wafer is more precisely corrected.

Abstract translation: 目的：通过使位置校正销的侧面变得倾斜，使得位置校正销的上部被指向，来提供零站以更有效地校正加载/卸载过程中晶片的位置。 构成：零电台在钨蒸发过程中校正加载/卸载晶片的位置，以蒸发晶片上的钨层。 与该晶片接触的侧面倾斜的晶片位置校正销（102）被包括在零站中，使得晶片的位置被更精确地校正。