公开(公告)号：KR102220445B1

公开(公告)日：2021-02-25

申请号：KR1020190078909

申请日：2019-07-01

Applicant: 삼성전자주식회사 ,  성균관대학교산학협력단

Inventor： 박진홍 ,  정길수 ,  허근 ,  김승준

IPC: H01L47/02 ,  H01L47/00 ,  H01L21/28 ,  H01L29/16 ,  H01L21/02 ,  H01L21/8234

Abstract: 실시예의반도체소자는기판과, 상기기판상에배치된절연층과, 상기절연층상에배치된문턱전압조절층과, 상기문턱전압조절층상에배치된제1 반도체층과, 상기문턱전압조절층상에배치되어상기제1 반도체층의일부를덮는제2 반도체층을포함할수 있다. 실시예에따른부성미분저항소자는문턱전압조절층을형성함으로써, 게이트전압으로피크전압을소자의동작범위내에서자유롭게조절할수 있는효과가있다.

公开(公告)号：KR1020210005333A

公开(公告)日：2021-01-14

申请号：KR1020190078909

申请日：2019-07-01

Applicant: 삼성전자주식회사 ,  성균관대학교산학협력단

Inventor： 박진홍 ,  정길수 ,  허근 ,  김승준

IPC: H01L47/02 ,  H01L47/00 ,  H01L21/28 ,  H01L29/16 ,  H01L21/02 ,  H01L21/8234

Abstract: 실시예의반도체소자는기판과, 상기기판상에배치된절연층과, 상기절연층상에배치된문턱전압조절층과, 상기문턱전압조절층상에배치된제1 반도체층과, 상기문턱전압조절층상에배치되어상기제1 반도체층의일부를덮는제2 반도체층을포함할수 있다. 실시예에따른부성미분저항소자는문턱전압조절층을형성함으로써, 게이트전압으로피크전압을소자의동작범위내에서자유롭게조절할수 있는효과가있다.

公开(公告)号：KR102128474B1

公开(公告)日：2020-06-30

申请号：KR1020190049383

申请日：2019-04-26

Applicant: 삼성전자주식회사 ,  성균관대학교산학협력단

Inventor： 박진홍 ,  김승준 ,  허근 ,  김형준 ,  오세용

IPC: H01L27/092 ,  H01L21/8234 ,  H01L21/8238

公开(公告)号：KR1020200130015A

公开(公告)日：2020-11-18

申请号：KR1020190055291

申请日：2019-05-10

Applicant: 성균관대학교산학협력단 ,  가천대학교 산학협력단

Inventor： 박진홍 ,  허근 ,  조성재 ,  이성주

IPC: H01L45/00 ,  G06N3/063 ,  H01L29/772 ,  H01L21/8234

Abstract: 본발명은인간의뇌 신경망을모사하는시냅스소자및 이의제조방법에관한것이다. 본발명의일 실시예에따른멀티비트시냅스소자는, 전계효과트랜지스터(FET) 및상기전계효과트랜지스터에직렬연결된가변저항메모리(CBRAM)를포함하며, 상기전계효과트랜지스터는, 반도체채널층; 상기반도체채널층의양 단부에각각배치되는제 1 소오스/드레인및 제 2 소오스/드레인; 상기제 1 및제 2 소오스/드레인사이의상기반도체채널층상에배치되는게이트절연막; 상기게이트절연막상에배치되는유전체막; 및상기유전체막상에배치되는게이트전극을포함하며, 상기가변저항메모리의일 전극이상기트랜지스터의상기제 1 및제 2 소오스/드레인중 어느하나에연결되고, 상기유전체막은생체복합유전물질을포함할수 있다.

公开(公告)号：KR102211320B1

公开(公告)日：2021-02-03

申请号：KR1020190055291

申请日：2019-05-10

Applicant: 성균관대학교산학협력단 ,  가천대학교 산학협력단

Inventor： 박진홍 ,  허근 ,  조성재 ,  이성주

IPC: H01L45/00 ,  G06N3/063 ,  H01L29/772 ,  H01L21/8234

Abstract: 본발명은인간의뇌 신경망을모사하는시냅스소자및 이의제조방법에관한것이다. 본발명의일 실시예에따른멀티비트시냅스소자는, 전계효과트랜지스터(FET) 및상기전계효과트랜지스터에직렬연결된가변저항메모리(CBRAM)를포함하며, 상기전계효과트랜지스터는, 반도체채널층; 상기반도체채널층의양 단부에각각배치되는제 1 소오스/드레인및 제 2 소오스/드레인; 상기제 1 및제 2 소오스/드레인사이의상기반도체채널층상에배치되는게이트절연막; 상기게이트절연막상에배치되는유전체막; 및상기유전체막상에배치되는게이트전극을포함하며, 상기가변저항메모리의일 전극이상기트랜지스터의상기제 1 및제 2 소오스/드레인중 어느하나에연결되고, 상기유전체막은생체복합유전물질을포함할수 있다.

公开(公告)号：KR102149971B1

公开(公告)日：2020-08-31

申请号：KR1020190054471

申请日：2019-05-09

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  정길수 ,  허근

IPC: H01L47/00 ,  H01L29/732 ,  H01L29/66

公开(公告)号：KR102112013B1

公开(公告)日：2020-05-18

申请号：KR1020180068304

申请日：2018-06-14

Applicant: 가천대학교 산학협력단 ,  성균관대학교산학협력단

Inventor： 조성재 ,  박진홍 ,  허근 ,  이재윤

IPC: H01L21/8238 ,  H01L27/108

公开(公告)号：KR1020040024154A

公开(公告)日：2004-03-20

申请号：KR1020020055679

申请日：2002-09-13

Applicant: 삼성전자주식회사

Inventor： 허근

IPC: H01L21/205

Abstract: PURPOSE: High density plasma chemical vapor deposition(CVD) equipment capable of controlling generation of particles on the edge of a semiconductor wafer is provided to control a defect on the edge of a semiconductor wafer due to plasma and reaction gas by installing a clamp between the wafer and the plasma so that the clamp overlaps the edge of the wafer. CONSTITUTION: An inner space of a predetermined size is defined by the outer wall(310) of a chamber. The semiconductor wafer(200) is placed on a susceptor(320) in the chamber. A gas supply unit is so disposed to confront the upper surface of the semiconductor wafer. The clamp(360) is so disposed between the plasma on the semiconductor wafer and the semiconductor wafer to overlap the edge of the semiconductor wafer.

Abstract translation: 目的：提供能够控制半导体晶片边缘产生颗粒的高密度等离子体化学气相沉积（CVD）设备，以通过在等离子体和反应气体之间安装夹具来控制由于等离子体和反应气体导致的半导体晶片边缘的缺陷 晶片和等离子体，使得钳位件与晶片的边缘重叠。 构成：预定尺寸的内部空间由腔室的外壁（310）限定。 半导体晶片（200）被放置在腔室中的基座（320）上。 气体供给单元被设置为面对半导体晶片的上表面。 夹具（360）设置在半导体晶片上的等离子体和半导体晶片之间以与半导体晶片的边缘重叠。

公开(公告)号：KR1020060037563A

公开(公告)日：2006-05-03

申请号：KR1020040086557

申请日：2004-10-28

Applicant: 삼성전자주식회사

Inventor： 정이하 ,  허근

IPC: H01L21/31

CPC classification number: H01L21/02252 ,  H01L21/02274 ,  H01L21/3065

Abstract: 본 발명은 고밀도 플라즈마 절연막을 형성시 플라즈마 충격에 의한 금속이온의 발생을 방지할 수 있는 고밀도 플라즈마 절연막의 형성방법을 제공한다. 그 방법은 반응챔버 내의 반도체 기판 상으로 공급된 반응가스를 리모트 플라즈마 발생기를 이용하여 플라즈마화시키고, 플라즈마화된 반응가스를 반도체 기판에 접촉시켜 제1 절연막을 형성한 다음, 상기 반응챔버 내로 공급된 스퍼터용 식각가스를 상기 리모트 플라즈마 발생기를 이용하여 플라즈마화 시킨 후 상기 반도체 기판의 표면을 스퍼터 식각하여 상기 제1 절연막을 소정 두께만큼 제거한다.
고밀도 플라즈마, 리모트, 절연막, 스퍼터 식각

公开(公告)号：KR1020020018476A

公开(公告)日：2002-03-08

申请号：KR1020000051801

申请日：2000-09-02

Applicant: 삼성전자주식회사

Inventor： 허근 ,  김원주

IPC: H01L21/76

Abstract: PURPOSE: A method for forming an isolation region of a semiconductor device is provided to shorten an interval of time for forming the isolation region, by reducing processes for forming a trench oxide layer and annealing an insulation material to one process. CONSTITUTION: A silicon oxide layer(120) is formed on a semiconductor substrate(100). A predetermined portion of the silicon oxide layer and the semiconductor substrate under the predetermined portion are continuously etched to form a trench. An insulation material(160) is filled in the trench. The semiconductor substrate of the sidewall and bottom of the trench filled with the insulation material is oxidized to form a trench oxide layer(180) on the sidewall and bottom of the trench. The insulation material and the silicon oxide layer remaining on the semiconductor substrate are continuously polished by a mechanical polishing method until the surface of the semiconductor substrate is exposed, so that the isolation region is formed.

Abstract translation: 目的：提供一种用于形成半导体器件的隔离区域的方法，通过减少用于形成沟槽氧化物层的工艺和将绝缘材料退火到一个工艺来缩短用于形成隔离区域的时间间隔。 构成：在半导体衬底（100）上形成氧化硅层（120）。 氧化硅层和预定部分下方的半导体衬底的预定部分被连续蚀刻以形成沟槽。 绝缘材料（160）填充在沟槽中。 填充有绝缘材料的沟槽的侧壁和底部的半导体衬底被氧化以在沟槽的侧壁和底部上形成沟槽氧化物层（180）。 残留在半导体基板上的绝缘材料和氧化硅层通过机械抛光法连续抛光，直到半导体衬底的表面露出，从而形成隔离区。